std_logic ; begin process (clk) -- 进程begin if.ppt

ARCHITECTURE behave OF shifter IS --结构体描述 BEGIN PROCESS (clk,load) VARIABLE reg8 : std_logic_vector(7 downto 0); BEGIN IF clkEVENT AND clk = 1 THEN IF load=‘1’ THEN reg8 :=din; --由（LOAD=1）装载新数据 ELSE -- load=‘0’, 移位操作 reg8(6 downto 0) :=reg8 (7 downto 1); END IF; END IF; qb = reg8(0) ; -- 串行输出最低位 END PROCESS; END ARCHITECTURE behave; 移位寄存器时序波形仿真结果 实例练习 用VHDL编写BCD码模60计数器，计数器时钟频率为1Hz，并将计数结果（状态）输出到7段数码管上显示。 3.4 1