数字逻辑(计)卷[解答].pptVIP

* 北京工业大学计算机学院 2009~2010学年第一学期《数字逻辑》闭卷试题（A卷） 考试时间：2009 年 月 日 时 分 至 时 分 学号: 姓名： 成绩： _ 题号： 一 二 三 四 得分： 一、填空题 （每空2分，共26分） 1. 完成下列数制转换 ( 129.5 )10 = ( 1 )2 ( 1FFF )16 = ( 17777 )8 2. 完成下列代码转换 ( 270 )10 → ( 0010 0111 0000 )8421码 →( 0101 1010 0011 )余3码 3. 已知[X]原 =则[X]反 = ； 已知真值Y= – 0100110，则8位字长时，[Y]补= 。 4. 已知某数为( 0010 1100 )2421 ，则对应的( 1A )16 。 5. 已知 ，按规则求得 F ’ = 。 6. 已知奇偶校验码中的信息码为( 1010110 )2 、校验位为1，则约定的校验方式 为 奇校验 。 7. 已知 F =Σm3( 4,6,7 ) ，则 F =∏M3( 0,1,2,3,5 ) 。 8. 在Verilog HDL中，已知 A=4’b1011，B=4’b0101，则 AB= 4’b0001 。 9. 在Verilog HDL中，持续赋值语句assign只能对 连线型(wire) 变量赋值。 10. 时序电路和组合电路有着本质的区别，同步时序电路的基本特征 是: (1)同步时序电路在同一时钟控制下同步改变状态。 (2)时序电路在任何时刻产生的稳态输出不仅取决于该时刻电路的输入，而且与过去的输入所产生的电路状态有关。 * module exam_3 (A,B,C,F); input A,B,C; output F ; wire w1,w2 ; assign w1 = ~ (AB ) ; assign w2 = B^C ; assign F = w1| w2 ; endmodule 二、简答题（每题5分，共30分） 1. 某函数 F(A,B,C,D) 的卡诺图如下，按要求求出最简表达式。 00 01 11 10 00 1 d 0 d 01 0 0 d d 11 0 0 1 1 10 1 d 1 1 AB CD F 2. 画出图示同步时序电路初态Q1Q0=00后的时序波形。 F最简与或式 = F最简或与式 = F最简与或式 = Q J CP K Q J CP K Q0 Q1 1 CLK clk Q0 Q1 3. 将描述 的Verilog HDL模块补充完整。 * ▽ a b /en f /en a b f 4. (a) 建立图示逻辑门的功能表。 6. 根据给定的Moore型状态表画出状态图。 X S(t) 0 1 Z A C B 0 B C D 0 C D B 0 D B A 1 S(t+1) (b) 已知 F最简与或式 = 若克服险象，需增加的冗余项为 ABC 。 5. 由74LS138译码器及逻辑门构成的组合逻辑电路如下，其中输入信号 A7~A0为地址变量。试填写表格。 A7A6A5A4A3 A2A1A0 /Y0有效时 1 1 0 0 1 0 0 0 /Y1有效时 1 1 0 0 1 0 0 1 /Y4有效时 1 1 0 0 1 1 0 0 /Y6有效时 1 1