异步二进制计数器.PPT

(三) 集成双向移位寄存器74LS194 由74LS194构成的能自启动的4位环形计数器 波形图 15.3 计数器 能够记忆输入脉冲个数的电路称为计数器。 计数器 二进制计数器 十进制计数器 N进制计数器 加法计数器 同步计数器 异步计数器 减法计数器 可逆计数器 加法计数器 减法计数器 可逆计数器 二进制计数器 十进制计数器 N进制计数器 ······ 一、 二进制加法计数器 我们知道，二进制只有０和１两个数码，二进制加法的规律是逢二进一，即０+１＝１，１+１＝１０。也就是每当本位是１再加１时，本位就变为０，而向高位进位，使高位加１。 由于双稳态触发器有０和１两个状态，所以一个触发器可以表示一位二进制数。如果要表示位二进制数，就要用个双稳态触发器。根据上述，我们可以列出四位二进制加法计数器的状态表如下表所示。 要实现表中所列的四位二进制加法计数，必须用四个双稳态触发器，它们具有计数功能。 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 Q0 Q1 Q2 Q3 十进制数 二进制数 计数脉冲数 状态表 1、异步二进制计数器 4位异步二进制加法计数器 最低位触发器F0每来一个时钟脉冲的下降沿（即CP由1变0）时翻转一次，而其他三个触发器都是在其相邻低位触发器的输出端Q由1变0时翻转，即F1在Q0由1变0时翻转，F2在Q1由1变0时翻转， F3在Q2由1变0时翻转。 波形图 F0每输入一个时钟脉冲翻转一次。 F1在Q0由1变0时翻转。 F2在Q1由1变0时翻转。 二分频 四分频 八分频 十六分频 F3在Q2由1变0时翻转。 从状态表或波形图可以看出，从状态0000开始，每来一个计数脉冲，计数器中的数值便加1，输入16个计数脉冲时，就计满归零，所以作为整体，该电路也可称为十六进制计数器。 由波形图不难看出，每个触发器输出脉冲的频率是它的低一位触发器输出脉冲频率的二分之一，称为二分频。因此，Q0、Q1 、Q2 、Q3 输出的脉冲频率分别是计数脉冲的二分频，四分频，八分频和十六分频。所以这种计数器也可作为分频器使用。 由于这种结构计数器的时钟脉冲不是同时加到各触发器的时钟端，而只加至最低位触发器，其他各位触发器则由相邻低位触发器的输出Q来触发翻转，即用低位输出推动相邻高位触发器，3个触发器的状态只能依次翻转，并不同步，这种结构特点的计数器称为异步计数器。异步计数器结构简单，但计数速度较慢。 用上升沿触发的D触发器构成的4位异步二进制加法计数器及其波形图 F0每输入一个时钟脉冲翻转一次。 F1在Q0由1变0时翻转， F2在Q1由1变0时翻转， F3在Q2由1变0时翻转。 3位异步二进制减法计数器 F0每输入一个时钟脉冲翻转一次， F1在Q0由1变0时翻转， F2在Q1由1变0时翻转。 2、同步二进制计数器 3个JK触发器都接成T触发器 F0每输入一个时钟脉冲翻转一次 F1在Q0=1时，在下一个CP触发沿到来时翻转。 F2在Q0=Q1=1时，在下一个CP触发沿到来时翻转。 三、 十进制加法计数器 选用4个CP下降沿触发的JK触发器F0、F1、F2 、F3。 1、同步十进制加法计数器 F0：每来一个CP计数脉冲翻转一次， 。 F2：在Q0 和Q1都为1时，再来一个计数脉冲才翻转， 。 F3：在Q0、Q1和Q2都为1时，再来一个CP计数脉冲才翻转，但在第10个脉冲到来时Q3应由1变为0， F1：在Q0为1时，再来一个CP计数脉冲才翻转，但在Q3为1时不得翻转， 、 。 驱动方程： * 主编 宫迎新 制作 赵一心 2006年8月 电工与电子技术 第15章 触发器和时序逻辑电路 15.1 双稳态触发器 15.2 寄存器 15.3 计数器 15.4 数模和模数变换器 15.1 双稳态触发器 上一章讨论的各种门电路及由其组成的组合逻辑电路中，它们的输出变量状态仅由当时的输入变量的组合状态来决定，而与电路原来的状态无关，即它们不具有记忆功能。但是一个复杂的计算机或数字系统，要连续进行各种复杂的运算和控制，就必须在运算和控制过程中，暂时保存(记忆)一定的代码(指令、操作数或控制信号)，为此，需要利用触发