数字电路基础_D05-06时序逻辑电路设计.docVIP

5.6 时序逻辑电路的设计 时序逻辑电路的设计是根据给定的逻辑功能设计出相应的时序逻辑电路。本节主要介绍 同步时序逻辑电路的设计，简单介绍按固定规律直接设计时序逻辑电路，重点介绍时序逻辑电路的一般设计方法，常用的时序逻辑电路的设计。 5.6.1按固定规律直接设计时序逻辑电路 1．二进制计数器的设计 (1) n位同步二进制计数器设计 ① n位同步二进制加法计数器 将n个无空翻触发器都分别转换成T触发器，然后按下式进行连接： To＝l C为进位输出端，Ti为T触发器输入，计数脉冲CP同步驱动各触发器的时钟输入端，即可实现n位同步二进制加法计数器。 ② n位同步二进制减法计数器 按下式进行连接： To=1 La＝QLn qLIlo，Qt Q9 B为借位输出端，计数器脉冲CP同步驱动各处发起的时钟输入端，即可实现n位的同步二进制减法计数器。 （2） n位的异步二进制计数器设计 将n个无空翻的书法气度分别转换为T’触发器 然后按下式进行连接： 计数脉冲CP直接最低为触发器的时钟输入端，即可实现n位的异步二进制计数器。 下降沿： CPi = Qi-1 , C=Qn-1 上升沿： 按下式进行连接，即可实现n位的异步二进制减法计数器。 下降沿： 上升沿： CPi = Qi-1 , C = Qn-1 [例5-6-1] 用上升沿D触发器构成一个二位异步减法计数器。 解： 选用 2级D触发器，将它转换为T’触发器。 转换方法： T’ 触发器的特性方程为： D触发器的特性方程为： 比较两式可得到： 因此，将D触发器的输入端Di连接到输出端极转换为T’ 触发器。 计数脉冲CP只接最低位时钟输入端， 按照连接规律，第二级触发器的时钟接Q0 即可。如图5-6-1所示。 2．移位寄存器的设计 按移存规律连接，即前一级的输出为下一级的输入。 ① 使用D触发器 激励方程为：Di＝Qi-1，DO＝D (D为串行输入) ②使用JK触发器 激励方程为： ( D为串行输入 ) 在实际设计电路时，设计要求千差万别，下面我们介绍时序逻辑电路的一般设计方法。 5.6.2时序逻辑电路的一般设计方法 时序逻辑电路的设计方法，一般可按如下步骤进行。 ① 功能描述。对给出的逻辑设计问题，进行逻辑抽象，确定输入变量、输出变量和状态数。 ⑦ 设定电路状态。对输入、输出和电路状态进行定义，并对电路状态顺序编号，按照设计要求画出状态转换图或状态转换表。 ③ 状态化简。消除多余状态，使电路的状态数目减少，得到最简的状态转换图或状态转换表。 ④ 状态编码。时序逻辑电路的状态是用触发器状态的不同组合来表示的，所以首先确定触发器数目；其次给电路的每一状态规定与之相对应的触发器状态组合。 ⑤ 选定触发器类型，求激励函数和输出函数。不同类型触发器的特性方程不同，激励函数和输出函数也不同。 ⑥ 画出逻辑电路图。 ⑦ 检验逻辑功能和自启动特性。根据设计出的逻辑电路图再反过来分析它的逻辑功能 和自启动特性，看是否满足原设计要求，若不满足，则要重新修改设计。 实际设计时，因设计要求千差万别，所以不必拘泥上述步骤，可以略去或颠倒其中的某些步骤。比如，有的设计问题是以状态表的形式给出的，则就不必对设计问题进行逻辑抽象和设定电路状态。 异步时序逻辑电路中的触发器不是同时动作的，因此在设计异步时序逻辑电路时除完成 上述步骤外，还要为每个触发器选定合适的时钟信号。 对于用中规模集成电路设计，第④步以后就不完全适用了。中规模集成电路已经具备了 一定的逻辑功能，希望设计结果与命题要求的逻辑功能之间有明显的对应关系，以便于修改设计。 用中规模集成电路设计时序逻辑电路将在5．6．3、5．6．4小节具体讲解。 下面我们通过两个例子，介绍时序逻辑电路的一般设计方法。 [例5—6—2]利用上升沿触发的D触发器和逻辑门设计一个串行数据个“1111”检测器，当连续输入信号为4个或4个以上“1”时／输出为“1”其他输人情况下输出为“0”。 解： ①功能描述 设输入信号为X(输入变量)，检测结果为Z(输出变量)。要求所设计电路能实现题目要求。 ② 设定电路状态，画出状态转换图及状态转换表 设电路在没有输入“l”以前的状态为So； 输入一个“1”以后的状态为S1； 连续输入两个“1”以后的状态为S2； 连续输入三个“l”以后的状态为S3； ‘ 连续输入四个“l”或四个以上“1”