触发器和时序逻辑电路介绍.pptVIP

第8章 触发器与时序逻辑电路;第8章 触发器与时序逻辑电路;触发器是构成时序逻辑电路的基本逻辑部件。 ? 它有两个稳定的状态：0状态和1状态； ? 在不同的输入情况下，它可以被置成0状态或1状态； ? 当输入信号消失后，所置成的状态能够保持不变。;8.1.1 RS触发器;工作原理;0;0 1;0;功能表;C＝0时，触发器保持原来状态不变。;功能表;主要特点;3、计数式RS触发器;8.1.2 D触发器;波形图;2、维持阻塞D触发器;维持阻塞D触发器具有在时钟脉冲上升沿触发的持点，其逻辑功能为：输出端Q的状态随着输入端D的状态而变化，但总比输入端状态的变化晚一步，即某个时钟脉冲来到之后Q的状态和该脉冲来到之前D的状态一样。即有：;8.1.3 主从JK触发器;0;逻辑功能分析;（2）J=0、K=1。设触发器的初始状态为0，此时主触发器的R1=0、S1=0 ，在C=1时主触发器保持0状态不变；当C从1变0时，由于从触发器的R2=1、S2=0，也保持为0状态不变。如果触发器的初始状态为1，则由于R1=1、S1=0，在C=1时将主触发器翻转为0状态；当C从1变0时，从触发器状态也翻转为0状态。可见不论触发器原来的状态如何，当J=0、K=1时，输入时钟脉冲C后，触发器的状态均为0状态。;（3）J=1、K=0。设触发器的初始状态为0，此时主触发器的R1=0、S1=1 ，在C=1时主触发器翻转为1状态；当C从1变0时，由于从触发器的R2=0、S2=1，翻转为1状态。如果触发器的初始状态为1，则由于R1=0、S1=0，在C=1时主触发器状态保持1状态不变；当C从1变0时，由于从触发器的R2=0、S2=1，从触发器状态也状态保持1状态不变。可见不论触发器原来的状态如何，当J=1、K=0时，输入时钟脉冲C后，触发器的状态均为1状态。;（4）J=1、K=1。设触发器的初始状态为0，此时主触发器的R1=0、S1=1 ，在C=1时主触发器翻转为1状态；当C从1变0时，由于从触发器的R2=0、S2=1，翻转为1状态。如果触发器的初始状态为1，则由于R1=1、S1=0，在C=1时将主触发器翻转为0状态；当C从1变0时，由于从触发器的R2=1、S2=0，从触发器状态也翻转为0状态。可见不论触发器原来的状态如何，当J=1、K=1时，输入时钟脉冲C后，触发器的状态必定与原来的状态相反。由于每来一个时钟脉冲C触发器状态翻转一次，所以这种情况下的JK触发器具有计数功能。;功能表;8.1.4 触发器逻辑功能的转换;JK触发器→D触发器;JK触发器→T触发器;JK触发器→T＇触发器;在数字电路中，用来存放二进制数据或代码的电路称为寄存器。;8.2.1 数码寄存器;8.2.2 移位寄存器;夺快茄唐墩婉烧锣还必煤剪频棒待乒鞋疡煤院突帝挣昆处盏陛丽拘鼓庙话触发器和时序逻辑电路介绍触发器和时序逻辑电路介绍;2、4位左移移位寄存器;例 电路如图所示。设电路的初始状态为Q0Q1Q2=001 ，试画出前8个时钟脉冲C作用期间Q0、Q1、Q2的波形。;例 电路如图所示。设电路的初始状态为Q0Q1Q2=000 ，试画出前8个时钟脉冲C作用期间Q0、Q1、Q2的波形。;3、 集成双向移位寄存器74LS194;由74LS194构成的能自启动的4位环形计数器;8.3 计数器;8.3.1 二进制计数器;波形图;从状态表或波形图可以看出，从状态000开始，每来一个计数脉冲，计数器中的数值便加1，输入8个计数脉冲时，就计满归零，所以作为整体，该电路也可称为八进制计数器。 由于这种结构计数器的时钟脉冲不是同时加到各触发器的时钟端，而只加至最低位触发器，其他各位触发器则由相邻低位触发器的输出Q来触发翻转，即用低位输出推动相邻高位触发器，3个触发器的状态只能依次翻转，并不同步，这种结构特点的计数器称为异步计数器。异步计数器结构简单，但计数速度较慢。;用上升沿触发的D触发器构成的4位异步二进制加法计数器及其波形图;3位异步二进制减法计数器;2、同步二进制计数器;F0每输入一个时钟脉冲翻转一次;8.3.2 十进制计数器;驱动方程：;2、异步十进制加法计数器;8.3.3 N进制计数器;例：分析图示计数器为几进制计数器。;列状态表的过程如下：首先假设计数器的初始状态，如000，并依此根据驱动方程确定J、K的值，然后根据J、K的值确定在计数脉冲C触发下各触发器的状态。在第1个计数脉冲C触发下各触发器的状态为001，按照上述步骤反复判断，直到第5个计数脉冲C时，计数器的状态又回到初始状态000。即每来5个计数脉冲计数器状态重复一次，所以该计数器为五进制计数器。;例：分析图示计数器为几进制计数器。;列异步计数器状态表与同步计数器不同之处在于：决定触