计数器-时序电路设计.pdfVIP

Beijing Techshine Technology Co. TOPSUN 实验二十 计数器 一、 实验目的 1、设计一个带使能输入及同步清 0 的增 1 计数器，仿真波形图见图 20-1,实验源程序名是 counter1.vhd ； 2 、设计一个带使能输入及同步清0 的增1/减1 的8 位计数器，仿真波形图见图20-2A 和20-2B, 实验源程序名是up-down.vhd 。 二、实验内容 图20-1 计数器2 波形图 图20-2A 加减控制计数器波形图 在用VHDL 语言描述一个计数器时，如果使用了程序包ieee.std_logic_unsigned ，则在描述计 数器时就可以使用其中的函数“+ ”（递增计数）和“- ”（递减计数）。假定设计对象是增1 计数器 并且计数器被说明为向量，则当所有位均为‘1’时，计数器的下一状态将自动变成‘0 ’。举例 来说，假定计数器的值到达“111”是将停止，则在增1 之前必须测试计数器的值。 图20-2B 加减控制计数器波形图 如果计数器被说明为整数类型，则必须有上限值测试。否则，在计数顺值等于 7 ，并且要执 行增1 操作时，模拟器将指出此时有错误发生。 ７２ Beijing Techshine Technology Co. TOPSUN 下面的例子是一个3 位增 1/减 1 计数器：当输入信号UP 等于 1 时计数器增1；当输入信号 UP 等于0 时计数器减1。 Library ieee; Use ieee.std_logic_1164.all; Use ieee.std_logic_unsigned.all; Entity up_down is Port(clk,rst,en,up: in std_logic; Sum: out std_logic_vector(2 downto 0); Cout: out std_logic); End; Architecture a of up_down is Signal count: std_logic_vector(2 downto 0); Begin Process(clk,rst) Begin If rst=’0’ then Count=(others=’0’); Elsif rising_edge(clk) then If en=’1’ then Case up is When ‘1’ = count=count+1; When others =count=count-1; End case; End if; End if; End process; Sum=count; Cout =’1’ when en=’1’ and ((up=’1’ and count=7) or (up=’0’ and count=0)) else ‘0’; End; 参考以上实例完成实验目的中所要求的3 个计数器的设计。 三、 实验连线 实验1 输入信号有clk（时钟信号）、clr（复位信号）、en（使能控制输入信号），clk 用CPLD/FPGA 适配器