BCD计数器和一般二进制计数器有何差.docVIP

什么是同步清零和异步清零？本设计应该用何种清零方法？为什么？ 答：同步是指与时钟同步，即时钟触发条件满足时检测清零信号是否有效，有效则在下一个时间周期的触发条件下，执行清零，异步是清零信号有效时，无视触发脉冲，立即清零。本设计应该用异步清零；因为异步清零，当RST被置零时，触发器立即置零，不受时钟信号的控制，这个过程符合我们本设计的需求。 BCD计数器和一般二进制计数器有何差别？ 答：BCD计数器是将4位二进制数转换成十进制显示结果；而一般二进制计数器与位数长短有关。 键盘为什么要防抖动？如何防抖动？（选做） 答：当按一次按健时，由于按健有反应时间、有抖动，可能你按一次机器感应到几次，所以键盘需要防抖。防抖就是让在按键正常反应时间内机器只感应一次按键效果，防止误操作；防抖动有多种方法，可以采用在按键检测语句后加适当的延时程序来防抖动，也可以用while语句检测若按键按下就进入死循环，松动时程序执行下一句。 所设计的频率计有测量误差吗？误差是多少？如何减小误差？ 答：有误差；误差范围在0.5%左右；误差来源主要有计数误差和闸门误差；为了减小误差，我们可以进行多次测量，并取平均值。 为什么需要锁存器？锁存器锁存信号应在什么时刻锁存？为什么？ 答：锁存器(Latch)是一种对脉冲电平敏感的存储单元电路，它们可以在特定输入脉冲电平作用下改变状态。需要锁存器是因为数据有效滞后于控制信号有效；锁存信号应该在感应到特定电平后锁存；因为输出端的状态不会随输入端的状态变化而变化，只有在有锁存信号时输入的状态被保存到输出，直到下一个锁存信号。 分频电路如何设计？ 答：分频电路可以用Verilog语言编程设计；也可以通过Megafunction目录下找到ipm_ counter宏功能模块，进行端口和参数设置，创建一个计数器（即分频器）。 所用状态机是moore状态机还是mealy状态机？为什么？ 答：moore状态机；因为所用状态机输出的只是当前状态的函数，输入发生变化时还需要等待时钟的到来，必须等待状态发生变化时才导致输出发生变化。米里状态机的输出是和当前输入函数module create(key_1,key_0,data,clk); input key_1,key_0; output reg data,clk; always @(*) begin if(!key_1) begin data=1;clk=0; end else if(!key_0) begin data=0;clk=0; end else clk=1; end endmodule 如果不要求用状态机来实现，还可用什么方法实现本序列检测器？ 答：可以通过Verilog语言编程。 module fsm_seq(clk,clr,x,z); input clk,clr,x; output reg z; reg[3:0] state; parameter S0=d0,S1=d1,S2=d2,S3=d3,S4=d4,S5=d5,S6=d6; reg[6:0] D=7b1100001; always @(posedge clk or posedge clr) begin if(clr) state=S0; else case(state) S0:begin if(x^~D[6]) begin state=S1; z=0;end else begin state=S0; z=0;end end S1:begin if(x^~D[5]) begin state=S2; z=0;end else begin state=S0; z=0;end end S2:begin if(x^~D[4]) begin state=S3; z=0;end else begin state=S0; z=0;end end S3:begin if(x^~D[3]) begin state=S4; z=0;end else begin state=S0; z=0;end end S4:begin if(x^~D[2]) begin state=S5; z=0;end else begin state=S0; z=0;end end S5:begin if(x^~D[1]) begin state=S6; z=0;end else begin state=S0; z=0;end end S6:begin if(x^~D[0]) begin state=S2; z=1;end else