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北京中教仪装备技术有限公司 实验六 加法器的设计 一、 实验前准备 1. EXCD-1 可编程片上系统开发板; 2. 下载线; 3. 5V 电源。 注意:由于本实验要需要哟轨道 4 位 7 段数码管,确认 DIP 开关 JP1 拨至上方 (7SEGLED )。 二、 实验目的: 掌握全加器的工作原理。进一步熟悉 ISE 的工作环境及操作,练习用 VHDL 语言编写 加法器程序,熟练掌握使用 USB 电缆下载逻辑电路到 FPGA ,并调试电路使其正常工作, 熟悉数字电路集成设计的过程。 三、 实验原理 1. 半加器原理 半加器逻辑功能如下表所示,由表可以看出这种加法运算只考虑了两个加数本身, 而没 有考虑由低位来的进位,所以称为半加。 表 6-1 两个 1 位二进制的加法 被加数 A 加数 B 和数 S 进位数 C 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 由真值表可得: S A B +AB C AB 用异或门和与门组成的半加器的原理图为: 1 北京中教仪装备技术有限公司 (a )由异或门和与门组成 (b )半加器的符号 图6-1 半加器 2. 全加器 全加器能进行加数、被加数和低位来的进位信号相加,并根据求和的结果给出该位的进 位信号。根据全加器的功能,可列出它的真值表,如表 6-1 所示。其中,Ci-1 为相邻低位来 的进位数,Si 为本位和数(称为全加和),Ci 为向相邻高位的进位数。 由全加器的真值表可以写出Si 和 Ci 的逻辑表达式: S A ⊕B ⊕C C A B +(A ⊕B )C i i i i−1 i i i i i i−1 , 表 6-2 全加器的真值表 Ai Bi Ci-1 Si Ci 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0

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