组合逻辑实例.pdfVIP

数字逻辑课程内容 总结 逻辑函数及其简化 集成逻辑门集成逻辑门、晶体管晶体管/TTL/CMOS/TTL/CMOS 导通、截至，电平高低01 半导体制造工艺半导体制造工艺，集成电路基础集成电路基础 组合逻辑合逻辑 触发器（记忆状态） 时序逻辑 时序逻辑 半导体存储半导体存储 （RAM ） DA/AD转换器 2010/5/25 1 组合逻辑电路设计 简单门电路 编码器编码器、译码器译码器、选择器选择器 加法器加法器 （（全加器全加器、、半加器半加器）） 三态门、总线缓冲器 奇偶产生/校验电路 使用原理图输入设计 使用VHDL语言输入设计 2010/5/25 2 设计分析 设计分析的步骤： 明确功能目的并抽象明确功能目的并抽象 端口：输入端口，输出端口 逻辑：真值表，逻辑表达式 按照逻辑表达式建立连接按照逻辑表达式建立连接((原理图原理图)) 内部信号量，变量的使用（VHDL ） 2010/5/25 3 原理图方式设计组合逻辑 2010/5/25 4 简单门电路的设计 反相器 22输入输入 “异或异或”门门 3输入“与非”门 实现方法： 逻辑表达式 真值表 真值表 2010/5/25 5 实例一 设计一个三人表决器。 设计一个火灾报警系统，烟感、温感、紫 外光感，两种以上探测器发出信号，系统 产生报警 产生报警。 2010/5/25 6 加法器 二进制加减法制加减法 半加器 2个个：二进制进制1位的输入位的输入 1位：和输出S、1位：进位Co 全加器全加器 由两个半加器构成 22个个：二进制二进制11位的输入位的输入，11个个：进位输入进位输入 1位：和输出S、1位：进位Co 实现方式 实现方式 原理图 VHDLVHDL 层次输入实现全加器 2010/5/25 7 半加器 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITYENTITY HALFHALF_ADDADD ISIS PORT( A:: IN SSTD_LOGOGIC;C; B: IN STD_LOGIC; S: OUT STD_LOGIC; Co: OUT STD_LOGIC ); ENDEND HALFHALF_ADD;ADD; ARCHITECTURE RTL OF HALF_ADD IS BEGIN S = A XOR B; Co = A AND B; END RTL; 2010/5/