高速串行链路与ddr设计及案例分析高级培训班..docVIP

高速串行链路与DDR设计及案例分析高级培训班(6/15上海) ? 近几年来随着电路工艺技术的飞速发展使得其工作的速度越来越高、供电电压不断降低、设计周期越来越短、成本要求日益严苛以及新技术的层出不穷等给工程师带来了越来越多的设计难题和挑战。为此中国电子标准协会决定分期组织召开“高速串行链路与DDR设计及案例分析高级培训班”，具体通知如下： 一、培训收益： 1、针对目前串行链路传输日益加快的趋势和步伐，详细讲解高速串行链路的各个环节优化设计以及仿真测试的方法，并介绍测试知识以及串行链路有源参数及调试等相关知识；2、针对DDR接口应用详细讲解高速DDR设计需要的信号完整性和时序分析方法以及DDR在PCB中布局布线的注意事项；3、最后对各种仿真工具在产品设计中的应用进行介绍和案例展示；4、希望通过此课程使开发人员了解仿真工具的功能和用途，在后续的产品研发中合理利用仿真工具规避风险，减人力少物料及时间的投入，增加产品研发成功的把握。二、参加对象： 研发经理；项目经理；硬件负责人；硬件、SI、PCB工程师；测试及质量管理人员。 三、培训内容：（培训内容可能会根据大家要求有所增减） （一）高速串行链路设计基本知识 一、802.3ap以及OIF标准几种高速串行链路的几种无源标准解读 1.10G_KX4无源标准； 2.10G-KR标准； 3.11G-SR标准； 4.接口速率与系统设计的关系；5.高速链路设计的技术挑战； 二、标准中涉及的基础知识 1.为什么采用差分阻抗？紧耦合还是松耦合？ 2.标准中提到的插损和回损的概念是什么？用什么来表征？ 3.眼图和误码率的关系是什么？如何评判系统的可行性？ （二）高速串行链路如何优化得到更好的系统裕量 一、高速串行链路的无源优化 1.高速链路由哪些环节组成？ 2.阻抗控制和S参数的关系； 3.三维场分析工具介绍； 4.三维建模实例演示； 5.串行链路各个环节分析； 6.无源性能的整体评估； 二、高速链路的有源仿真与测试 1. Hspice模型与AMI模型； 2.有源仿真实例讲解； 3.均衡和预加重原理； 4.均衡预加重的参数调节实例 三、高速测试技术 1.如何测试差分阻抗？使用什么仪器？如何分析测试结果？ 2.S参数如何获得？什么因素影响我们获得准确的S参数？ 3.如何选择合适的示波器？示波器的带宽和探头如何选择？购买示波器需要评估的硬指标是什么？ 4.如何进行抖动的分解？如何通过时域和频域的方法来识别各类抖动？这些抖动对系统有什么影响? 5.高速系统的测试和综合评估； 四、影响高速设计的因素 1.板材； 2.加工； 3.连接器评估； 4案例分析； （三）高速DDR设计与案例分析 一、DDR DDRII DDRIII介绍 1.SRAM和DDR； 2.DDRII； 3.DDRIII； 4.DDR DDRII DDRIII之间的区别； 5.为什么相同的工作核心频率DDRIII会更快？ 二、DDR电路的基本概念 1.slot和rank的概念，你设计的系统是几个slot几个rank呢？ 2.驱动模式以及ODT的选择，ODT对信号质量有什么影响？ 3.读写操作在时序中对应的是中心对齐还是边沿对齐？ 4.你的系统中用到的是UDIMM还是RDIMM？他们的区别是什么? 三、DDR 拓扑的选择与信号完整性仿真 1. DDR信号分类；2.数据线ODT以及驱动方式的选择； 3. T型拓扑以及菊花链拓扑；那个拓扑更好？ 4. flytime的测量基准是什么？为什么要用flytime进行时序仿真？ 四、时序仿真分析与实例 1.源同步与外同步； 2.时序计算各构成要素解析； 3.结合芯片datasheet进行时序计算实例；4.DDRIII仿真面临的挑战； 5. DDRIII仿真需要注意的问题； 6.包含串扰信息的DDRIII仿真实例演示； 五、DDR在PCB中布局布线的注意事项 1.选择fly-by拓扑结构还是选择T型拓扑； 2.DDR设计中的阻抗控制； 3.如何选择合适的驱动方式和ODT数值？ 4.系统中需要用到内存条时该如何进行设计？ 5.DDR电路设计的一般准则 （四）仿真工具在产品开发中的综合应用 1.拓扑优化和匹配策略对信号完整性的改善； 2.PI仿真及EMC的辐射发射辅助定位； 3.各仿真工具在高速链路设计中的综合应用； 4.时序仿真及DDR参数扫描； 四、时间地点： 2013年6月15－16日（6月14日报到） 上海 五、师资团队： Timid Zheng 现任某企业高级电路设计专家主要从事电路设计与板级问题定位及调试，在SI、PI、DDR接口信号完整性及时序分析和高速串行链路设计仿真分析和测试有较多的经验；2008年前主要做PCB设计和改版，在高密度高难复杂板的设计方面积累了大量经验，独立设计2万pin以上的