10. 双极型器件设计及性能.pptVIP

* * * 半导体器件原理 南京大学 半导体器件原理 南京大学 采用目前硅集成电路工艺; 速度提高80% (210 GHz或更高)，功耗降低50%. SiGe基晶体管 半导体器件原理 南京大学 二、双极型器件的性能参数 1.双极型器件的特点 2.数字双极型电路 3.数字双极型电路的优化 4.ECL电路中双极型器件的等比例缩小 5.模拟电路中双极型器件的优化 半导体器件原理 南京大学 双极型器件的优化会影响其它双极型器件的性能, 它是一折衷的过程. 优化过程应在电路或芯片水平上, 是一应用与环境的函数. 1。 双极型晶体管的特点 截止频率 优化双极型器件性能的最常用参数 半导体器件原理 南京大学 半导体器件原理 南京大学 半导体器件原理 南京大学 2. 数字双极型(反相)电路 Vin=Vref+(-)V/2 半导体器件原理 南京大学 1) 逻辑门的延迟部分 半导体器件原理 南京大学 (1)渡越时间延迟 低电流下与IC无关, 高电流下(基区扩展时)随IC增大而增加. 在高性能数字电路设计中输运时间延迟是主要的延迟部分. (2)本征基区电阻延迟 低电流下与IC无关, 高电流下(基区扩展时),基区电阻减小,使之随IC增大而减小, 一般该延迟很小. (3)寄生电阻(发射与集电极)延迟 不依赖于工作电流, 一般很小. 半导体器件原理 南京大学 (4)负载电阻延迟 RL=ΔV/IS 随开关电流而减小,ECL电路一般设计工作在较大电流下, 以减小负载电阻(电容)延迟 . (5)扩散电容延迟 CDE?2IS?F/ΔV 小电流下, ?F不依赖于工作电流, 该延迟与电流成正比 大电流下,基区扩展效应变得显著, ?F随工作电流增大, 扩散电容延迟与IS?F成正比. 半导体器件原理 南京大学 延迟分成两部分: 与本征器件参数有关的延迟: 依赖于器件的结构参数. 与器件电路非本征参数有关的延迟: 与其物理结构和制备过程有关. 物理结构包含物理版图, 对相同的本征器件参数, 器件特性将依赖于布置与安排. (a)具有较小的基极-集电极面积, 从而具有较小的非本征结电容. 基区电流只能沿一个方向流动. 基区电阻较大 (b)具有较大的基极-集电极面积, 从而具有较大的非本征结电容. 基区电流可沿两个方向流动.基区电阻仅为(a)的1/4. 2) 数字电路的器件结构和版图输出 半导体器件原理 南京大学 对低功率器件, 基区电阻的减小不足以补偿集电极电容的增加, 使电路速度变慢. 对大功率器件,基区电阻的减小足以补偿集电极电容的增加, 使电路速度变快. 半导体器件原理 南京大学 3. 数字电路中双极型器件的优化 由于双极型器件的仔细设计与集电极电流密切关联, 延迟对电流或功耗的依赖关系必须转变为对集电流的依赖关系. 1)数字电路的设计要点 (1)ECL电路中的所有器件中流过同样的电流密度. (2)ECL电路中具有较小的逻辑电压变化值(驱动芯片上的电路:400 mV;驱动芯片外的电路: 800 mV) (3)ECL电路中逻辑电压变化值远小于CMOS器件中的情形(与其工作电压相当, 即使对0.1um的器件,电源电压为1.2V).这使双极型电路在驱动大的负载电容时具有较大的速度优势. 半导体器件原理 南京大学 A:功率*延迟优化; B:延迟(功率不太大); C:大的延迟 半导体器件原理 南京大学 2) 基区展宽效应明显时的器件优化 减小基区展宽, 提高器件速度(特别是在负载电阻较大时). (1)增加集电区掺杂 (2)减小集电区厚度 (3)增大发射结面积以减小集电结电流密度 (4)减小基区展宽会导致器件电容的增加,从而增大负载电阻的延迟时间. (5)如果基区展宽较显著, 门延迟对本征基区的厚度的依赖不再灵敏. (6)如果基区展宽较显著并具有较大的负载电容, 减小器件电容并不能改进器件速度, 除非首先减小基区展宽效应. 半导体器件原理 南京大学 半导体器件原理 南京大学 3)基区展宽效应较小时的器件优化 基区展宽和负载电阻延迟较小时, 采用减小基区渡越时间和扩散电容部分, 以提高器件速度. 正向输运时间的最小化 发射结延迟时间 基区-集电结耗尽层输运时间 基区发射结耗尽层传输时间 基区渡越时间 半导体器件原理 南京大学 半导体器件原理 南京大学 4) 低功率延迟乘积的器件优化 低功率延迟的优化点: A. 低电流密度电路, 门延迟主要由负载电阻部分决定, 与以下电容有关: (1)基区集电结势垒层电容:减小集电极掺杂浓度, 但要控制基区的展宽, 必须保证一定的掺杂浓度. (2)基区发射结势垒层电容:减小本征基区掺杂浓度, 但必须相应增加基区宽度, 增大基区渡越时间延迟. 一般并不特别优化(除非减小发射区面积). (3)集电极衬底结电容: 降