水晶PCB布局.doc

晶振PCB布线?? 2012-12-04 09:46:29|??分类：? HYPERLINK /blog/ \l m=0t=1c=fks_084071085087088070085086084095085080087074084084095070087 \o 电子制作 电子制作?|??标签： HYPERLINK /blog/ \l m=0t=3c=晶振布线 晶振布线??|举报|字号?订阅 序：我之前画的板子都不是很高的频率，晶振也只是就近看。今天看到论坛里提到，所以找点资料，整理于此。 ? ? 晶振?PCB设计 印制电路板(PCB)是电子产品中电路元件和器件的支撑件．它提供电路元件和器件之间的电气连接。随着电于技术的飞速发展，PCB的密度越来越高。PCB设计的好坏对抗干扰能力影响很大．因此，在进行PCB设计时．必须遵守PCB设计的一般原则，并应符合抗干扰设计的要求。首先，要考虑PCB尺寸大小。PCB尺寸过大时，印制线条长，阻抗增加，抗噪声能力下降，成本也增加；过小，则散热不好，且邻近线条易受干扰。在确定PCB尺寸后．再确定特殊元件的位置。最后，根据电路的功能单元，对电路的全部元器件进行布局。 ????时钟源通常是系统中最严重的EMI辐射源，如果接长线，其结果是长线就成了天线，这在很多应用中是不准许的，所有时钟源都必须尽量靠近相关器件，必要时用多个时钟源，不得以下可以采用多层PCB将时钟连线屏蔽（但这种方法只有在不得以下为之，而且成本未必低于多时钟（多层PCB的价格明显高于双面板），要过某些强制标准的产品尽量不要这么干）。有源晶振的输出一般是标准TTL规格，至于能驱动多少芯片要看这些芯片的特性。? ? 晶振的选择和PCB布局(一) 晶体的选择和PCB板布局会对VCXO、CLK发生器的性能参数产生一定的影响。选择晶体时，除了频率、封装、精度和工作温度范围，在VCXO应用中还应注意等效串联电阻和负载电容。串联电阻导致晶体的功耗增大。阻值越低，振荡器越容易起振。负载电容是晶体的一个重要参数，首先，它决定了晶体的谐振频率。一般晶体的标称频率指的是其并联指定负载电容后的谐振频率。应当指出，此处的标称频率是当CL等于指定负载电容时利用公式(1)计算出的值，但不是利用计算出的值。因此，VCXO的调谐范围与CL的值紧密相关。当负载电容值较小时，VCXO的调谐范围限制在上端；同样，电容值较大时，调谐范围将限制在下端。负载电容的适当取值取决于VCXO的特性。例如，MAX9485设计中，为了均衡调谐范围、调谐曲线中点、同时简化电路板设计，我们选择Ecliptek?(ECX-5527-27)?[2]具有14pf负载电容的27MHz晶体。使用这样的晶体时，MAX9485具有±200ppm的牵引范围。应该指出，封装会导致晶体牵引范围的差异。一般金属壳封装比表贴器件(SMD)的牵引范围更大。但是最近DAISHINKU公司[5]生产的一款新SMD晶体可达到与金属壳晶体近似的牵引范围。我们测试了这款SMD晶体(DSX530GA)，发现外接两个4pf的并联电容时可以实现±200ppm频率牵引范围。 晶振的选择和PCB布局(二) 为了限制VCXO的调谐范围，可通过改变外部并联电容设置向上的调节范围。并联电容取值范围为4?-?7pf，取决于电路板寄生电容。另一方面，向下的调节范围取决于内部变容二极管值，不能由外部改变。为了降低寄生电容对向上频率调节范围的影响，在电路板布局中应尽可能的减少晶体引脚对地的寄生电容，保证引脚与地层和电源层之间的清洁。? ?? ? 布局推荐 ? 1.?X1?和X2?晶体引脚均为高阻引脚，必须小心处理。需确保晶体与X1,X2?引脚之间的连线距离最短，必须小于5mm。 2.?确保VDD引脚具有良好的退藕性。（VDD与地之间连接一个0.1uF电容）3.?即使信号位于板内层，也不能允许信号线靠近X1?和X2?引脚。在晶体引脚周围使用接地保护环。在内部或板反面使用接地保护敷铜。目前有很多表面封装晶体可用。应当注意：通过图中示意的孔将保护环与地相连。 ? ? 1.?Crystal下不可走線，電路儘量靠近chip端，并且与其输出时钟相关的时钟线走线等长,等阻抗。2.?trace儘量短，與其他信號需20mil間距，最好使用ground?trace與其他信號隔離.3.Crystal底下儘量不要走線.?如果實在要走線的話,?不能走線進Crystal?pin腳周圍50mil之內.?尤其避免高速訊號. ? ? 系统中最复杂的部分是时钟，100M频率对时钟来说是200M。FPGA的时钟输入要使用全局时钟引脚。高热下时钟漂移，要加锁相环同步电路。FPGA全部用同步设计，不直接用组合逻辑。晶振参考最小化设计，电源部分需要加磁珠和小电容去耦，输出加始端匹配(频