VSF CMOS组合电路的静态功耗评估模型.pdfVIP

第 卷 第 期 半 导 体 学 报 年 月 组合电路的静态功耗评估模型 赵晓莺 佟 冬 程 旭 北京大学微处理器研究与开发中心北京 摘要为了解决利用晶体管级电路模拟分析 电路静态功耗时模拟时间随电路规模增大迅速增加的问题在 分析晶体管堆叠效应对标准单元泄漏电流影响的基础上定义了归一化堆叠系数和电路等效堆叠系数的概念提 出了基于电路有效堆叠系数的静态功耗评估模型 该模型可用于 组合电路静态功耗估算和优化 实验结果 表明使用该模型进行静态功耗估算时不需要进行 模拟 针对 基准电路的静态功耗优化结果表 明利用该模型能够取得令人满意的静态功耗优化效果优化速度大大提高 关键词归一化堆叠系数电路有效堆叠系数静态功耗评估模型 组合电路 中图分类号 文献标识码 文章编号 和电路等效堆叠系数 引言 的概念建立了基于 的静态 功耗评估模型 该模型的表达方式简单对选定的标 随着深亚微米工艺的日益发展不断提高的集 准单元库提取模型参数时只需对少量晶体管进行 成度和