宽频带数字锁相环设计及基于FPGA 的实现 - Read.PDF

　　电　子 　测 　量 　技 　术 第 29 卷 第 5 期 可编程器件应用 　　EL EC TRON IC M EA SU R EM EN T T EC HN OL O GY 2006 年 10 月 　 宽频带数字锁相环设计及基于 FP GA 的实现 李晓东 (西安工程大学 西安 7 10048) ( ) 摘 　要 : 简要介绍了一种在 F P GA 中实现全数字锁相环 D PLL 的原理与方法 ,重点介绍了采用可控模数分频器实 现的数字锁相环中宽频带捕获的方法与实现过程 。文中采用较为简单的方法实现了捕获时间小而捕获带宽又相当宽 的全数字锁相环 ,解决了“捕获时间”和“捕获带宽”指标相互矛盾的问题 。可直接用于同步串行通信中二进制码流的 同步时钟的恢复 ,且可自动跟踪接收码流速率的变换 。该设计是基于 FP GA 的模块化设计 ,便于其他数字系统设计 及通信系统的移植和集成 。 关键词 : D PLL ; F P GA ; 数字环路滤波器 ; 时钟恢复 ; 宽频带 Design and implementation of widelock range digital phase locked loop base on FPGA Li Xiao dong (Xi ′an U niver sit y of Engineering Science Technology , Xi ′an 7 10048) Abstract :Thi s p ap er di scu sses t he p rinciple of D PLL and how to imp lement a D PLL in V HDL wit h a FP GA to recover bit clock f rom received bit st ream dat a . Then , it int ro duces a way to increa se t he cap t ure range of a D PLL by adop ting divider wit h alt erable modulu s. A simp le met ho d to imp lement alldigit al p hase loop wit h short cap t ure time and wide cap t ure band was int ro duced . It can be u sed to recover synchronization clock of binary st ream in synchronize serial communication . Keywords :D PLL ; F P GA ; digit al loop filt er ; bit clock ; wide frequency range ( 要由鉴相器 DPD 、数字环路滤波器 DL F 、脉冲加减电路 数 0 　引　言