第四章WISHBONE寄存器反馈总线周期 - source url.DOC

WISHBONE片上系统互联总线结构规范 版本: B.3, 发布日期: 2002年9月7日 huanhuan_hdu@163.com译  此 页 有 意 空 白 管理工作 本规范文档的是由OpenCores组织（以下简称OpenCores）负责维护的。对该文档有任何问题，意见和建议，欢迎联系我们： Richard Herveille, OpenCores Organization E-MAIL: rherveille@ URL: OpenCores维护该文档为自己和其他IP核设计者提供一个开放的，免费使用总线互联架构。本规范文档的目的之在于保证遵循规范的IP核之间的兼容性，并提高不同的用户和开发者之间的合作能力。 版权和注册商标公示/版税说明/专利公告 特此声明，本文档没有版权，并已经放在公共领域。任何人可以任意的免费的复制和发布。 名词“WISHBONE”和“WISHBONE COMPATIBLE”印章标志也特意放在了公共领域（包括片上系统设计，片上系统制造和其它相关商业领域）。只要设计与下文中提到的规范是兼容的，WISHBONE标志也是可以免费使用的。 设计者可以参考本规范文档设计和制造片上系统而不需要向OpenCores缴付版权费或其它任何费用。 本规范文档的作者可能没有意识到文中的内容或与本文档相关的设计产品存在侵犯他人的专利，版权，注册商标或商业机密等。由于作者的认识有限，可能会发生这些侵权，而使用本文档设计产品的用户需要承担所有侵犯其它知识产权的风险。 免责声明 OpenCores和所有的贡献者在任何情况下都不需为使用本规范文档而承担任何直接的，间接的，偶然的，必然的，惩罚性的或特殊损害赔偿（包括单不限于替代商品或服务的采购，使用，数据或利润的损失，或业务的中断）等责任。 本规范文档是初稿，并在以后会加以修改。 Verilog?是Cadence Design System, Inc的注册商标。 文档形式，装订和封面 本文档设计的形式适合采用8?” x 11”白色原纸双面打印。设计的边界适合于标准的封面。推荐的装订方式为采用黑色线圈装订，外部厚度为”9/16”(14.5mm)。推荐的封面为Paper Direct的货号为KVR09D的封面（森林绿），可以从网上获得。装订推荐在Kinkos()这样的有最全面服务的打印中心进行。 致谢 像其他大型技术工程一样，WISHBONE规范在没有许多人帮助下是不可能完成的。文档管理者感谢以下人员，感谢他们带给我们的思想，建议和贡献： Ray Alderman Yair Amitay Danny Cohan Marc Delvaux Miha Dolenc Volker Hetzer Magnus Homann Brian Hurt Linus Kirk Damjan Lampret Wade D. Peterson* Barry Rice John Rynearson Avi Shamli Rudolf Usselmann (*) Wade D. Peterson 是来自于Silicore公司，他是文档的原始作者和管理者。没有他的杰出贡献就没有这份文档。 版本历史 可以在/wishbone.htm中找到WISHBONE规范文档的各个版本及修改记录。 译者声明 由于译者水平有限，译文中有不理解的地方或是与英文原文由出入的地方，以英文原文为准。特此声明。 目 录 - 3 - 1.1 WISHBONE特性 - 3 - 1.2 WISHBONE目标 - 3 - 1.3 规范文档中的术语 - 3 - 1.4 使用时序图 - 3 - 1.5 信号命名习惯 - 3 - 1.6 WISHBONE标志 - 3 - 1.7 专业术语表 - 3 - 1.8 参考文献 - 3 - 第二章 接口说明 - 3 - 2.1 IP核所需要的文档 - 3 - 2.1.1 WISHBONE 数据手册的一般要求 - 3 - 2.1.2 信号命名 - 3 - 2.1.3 逻辑电平 - 3 - 2.2 WISHBONE 信号说明 - 3 - 2.2.1 SYSCON 模块信号 - 3 - 2.2.2 主设备和从设备公用的信号 - 3 - 2.2.3 主设备信号 - 3 - 2.2.4 从设备信号 - 3 - 第三章 经典WISNBONE总线周期 - 3 - 3.1 一般操作 - 3 - 3.1.1 复位操作 - 3 - 3.1.2 传输周期初始化 - 3 - 3.1.3 握手协议 - 3 - 3.1.4 使用[STB_O] - 3 - 3.1.5 使用[ACK_O]，[ERR_O]和[RTY_O] - 3 - 3.1.6 使用标签类型 - 3 - 3.2 单次读写总线周期 - 3 - 3.2