基于fpga的高速并行viterbi译码器的设计与实现.pdfVIP

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2017-08-21 发布于天津
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基于fpga的高速并行viterbi译码器的设计与实现.pdf

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基于的高速并行译码器的设计与实现童琦何洪路吴明森中国科学院上海微系统与信息技术研究所上海摘要针对卷积编码提出一种译码器的实现方案该方案兼顾了资源消耗和译码效率通过有效的时钟和存储介质复用实现了高速并行的译码功能并利用语言在中进行了建模仿真和综合实现关键词译码路径值回溯数字通信中降低数据传输的误码率及提高通信质量是关键问题为了避免通信过程中的突发错误常常引入卷积码卷积码的译码方式中译码是一种最大似然译码算法与序列译码算法相比具有译码效率高速度快及译码器实现结构简单的优点是一种有效的前向纠错方法传统

基于FPGA的高速并行Viterbi译码器的设计与实现童琦，何洪路，吴明森 (中国科学院上海微系统与信息技术研究所，上海200050) 摘要：针对 319卷积编码，提出一种 Viterbi译码器的FPGA实现方案。该方案兼顾了资源消耗和译码效率，通过有效的时钟和存储介质复用，实现了高速并行的译码功能，并利用Verilog语言在 Xil． inxISE6．2中进行了建模仿真和综合实现。关键词：Viterbi译码路径值回溯数字通信