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维普资讯 FPGA设计中毛刺信号的产生及消除 · 北京邮电大学 楼观涛 马跃 · 摘要：主要讨论了FPGA设计中毛刺信号产生的原因，分析总结了处理毛刺信号的几种方法，通过对毛刺信号的处理可以提 高芯片的稳定性。 随着FPGA(FieldProgrammableGateArray)容量、功能以及 信号经过布线延时以后，高低电平变换不是同时发生的(经过 可靠性的提高，其在现代数字通信系统中的应用 日渐广泛，采 PLD内部的走线，到达或门的时间将会不同)，这就导致输出信 用FPGA设计数字电路已经成为数字电路系统领域的主要设计 号 “OUT”出现了毛刺。可以概括地讲，只要输入信号同时变 方式之一。在信号的处理和整个系统的控制中，FPGA不但能 化，(经过内部走线)组合逻辑必将产生毛刺。 大大缩减电路的体积，提高电路的稳定性，而且其先进的开发 毛刺并不是对所有输入都有危害，如触发器的D输入端， 工具使整个系统的设计调试周期大大缩短。而在FPGA设计中 只要毛刺不出现在时钟的上升沿并满足数据的建立保持时间， 也存在一些难点问题 ，本文将主要分析、讨论毛刺信号的产生 就不会对系统造成危害。而当毛刺信号成为系统的启动信号、 原因及消除毛刺的方法。通过综合运用这些方法，可以最大限 控制信号、握手信号，触发器的清零信号(CLEAR)、预置信号 度消除芯片电路中的毛刺或将毛刺产生的不利影响减到最小， (PRESET)、时钟输入信号(CLK)或锁存器的输入信号时就会产生 增强所设计的芯片的稳定性。 逻辑错误，因此判断逻辑电路中是否存在冒险以及如何避免冒 信号在FPGA器件内部通过连线和逻辑单元时，都有一定 险是设计人员必须要考虑的问题。判断一个逻辑电路在某些输 的延时。延时的大小不仅与连线的长短和逻辑单元的数目有关， 入信号发生变化时是否会产生冒险，首先要判断信号是否会同 还受器件的制造工艺、工作电压、温度等条件的影响；另外信 时变化，然后判断在信号同时变化的时候，是否会产生冒险，这 号的高低电平转换也需要一定的过渡时间。由于存在这两方面 可以通过逻辑函数的卡诺图或逻辑函数表达式来进行判断。 因素，多路信号的电平值发生变化时，在信号变化的瞬间，组 毛刺问题在电路连线上是找不出原因的，只能从逻辑设计 合逻辑的输出有先后顺序，并不是同时变化，往往会出现一些 上采取措施加以解决。消除毛刺的一般方法有以下几种： 不正确的尖峰信号，这些尖峰信号称为 “毛刺”。任何组合电路、 1．利用冗余项消除毛刺 反馈电路和计数器都可能是潜在的毛刺信号发生器。 函数式和真值表所描述的是静态逻辑，而竞争则是从一种 图1给出了一个逻辑冒险的例子，图中电路如果用74系列 稳态到另一种稳态的过程。因此竞争是动态过程，它发生在输 器件设计，工作很正常，但是如果原封不动集成到PLD中后却 入变量变化时。此时，修改卡诺图，两个卡诺图圈相切处增加 不能正常工作，这个问题就是由于电路中的毛刺造成的。 一 个冗余的卡诺图圈，在卡诺图的两圆相切处增加一个圆，可 以消除逻辑冒险。但该法对于计数器 InputA 型产生的毛刺是无法消除的。 00 0l ll l0 — InputB 如对图 1电路的函数为OUT=A · 00 0 0／l、0