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(二) 由 D 触发器和译码器构成 C1 1D Q0 Q0 RD C1 1D Q1 Q1 FF0 FF1 =1 CP CR RD 1 1 1 Y0 Y1 Y2 Y3 结果与前同 防止竞争冒险 二、移动位型顺序脉冲发生器 C1 1D Q0 C1 1D Q1 C1 1D Q2 C1 1D Q3 FF0 FF1 FF2 FF3 CP CR R R R R 1 状态图同环型计数器，能自启动，只有 4 个有效状态，但不需译码器。 (一) 由环型计数器构成 CP Q0 Q1 Q2 Q3 (二) 由扭环型计数器构成（略） 三、用 MSI 构成顺序脉冲发生器 D0 D1 D2 D3 LD CR CTT CTP Q0 Q1 Q2 Q3 CO 74LS163 74LS138 STA STB STC Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 1D 2D 3D 4D 5D 6D 7D 8D CP 1 74LS374 EN 1Q 2Q 3Q 4Q 5Q 6Q 7Q 8Q 3位二进制计数 译码 缓冲 寄存 5.4.2 三态逻辑和微机总线接口 一、总线结构 总线是多条数据线或地址线控制信号线的简称。 (一) 总线表示方法 公用导线 设备 1 设备 2 总线 设备 1 设备 2 (二) 设备性质与总线 双向设备 可读出,可写入 输出设备 只“读出” 总 线 输入设备 只“写入” (三) 常用器件与总线的连接 1. 两个以上TTL(CMOS)器件输出端不能与同一根总线连接; 2. OC门和 OD门 可以输出端并联(线)后连接总线; 3. 三态逻辑器件的输出端可以连接同一根总线; 二、三态器件和总线设计 (一) 三态器件 三态: 高电平、低电平、高阻态 三态缓冲器的逻辑符号 曾用 国标 美国 原码输出高电平使能 EN 1 原码输出低电平使能 EN 1 反码输出高电平使能 EN 1 反码输出低电平使能 EN 1 (二) 总线设计 [例 1] 利用译码器实现 8 个数据共享一根总线 74LS138 STA STB STC Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 P Q R S T U V W A0 A1 A2 EN 1 EN 1 . . . 总 线 0 0 0 1 0 0 0 1 0 1 1 0 0 0 1 1 0 1 0 1 1 1 1 1 1 0 0 设备 2 设备 4 设备 3 三态 锁存 译 码 EN EN 输出信号 输出信号 输入信号 输入信号 三态 锁存 设备 选择 EN EN 设备 1 CP 选通 [例 2] 典型微型计算机总线电路 高阻态 00 11 双向总线 寄存器 CC4034 AE A / B A / S P / S DS CP 端口A 端口B BUS 1 BUS 2 [例3] 两总线间数据双向传送电路 CC4034：带有总线结构的通用寄存器 高阻态 A组数据选通 0 1 传输方向控制 1 0 异步同步控制 1 并行串行控制 串行数据输入 数据传输 与CP无关 0 0/1 CP选通数据 同步传输 5.3 寄存器和读/写存储器 (Register and Random Access Memory) 5.3.1 寄存器的主要特点和分类 一、 概念和特点 (一) 概念 寄存： 把二进制数据或代码暂时存储起来。 寄存器： 具有寄存功能的电路。 (二) 特点 主要由触发 器构成,一般不对存储内容进行处理。 并行 输入 并行 输出 ? ? FF0 FF1 FFn–1 ? D0 D1 Dn–1 Q0 Q1 Qn–1 控制信号 1 0 1 … 0 1 0 1 … 0 0 1 0 1 0 1 0 1 串行 输入 串行 输出 二、 分类 (一) 按功能分 基本寄存器 移位寄存器 (并入并出) (并入并出、并入串出、 串入并出、串入串出) (二) 按开关元件分 TTL 寄存器 CMOS 寄存器 基本寄存器 移位寄存器 多位 D 型触发器 锁存器 寄存器阵列 单向移位寄存器 双向移位寄存器 基本寄存器 移位寄存器 (多位 D 型触发器) (同 TTL) 5.3.2 基本寄存器 一个触发器可以存储 位二进制信号；寄存 n 位 二进制数码，需要 个触发器。 1 n 一、4 边沿 D 触发器 (74175、74LS175) C1 1D D0 Q0 Q0 RD C1 1D D1 Q1 Q1 C1 1D D2 Q2 Q2 C1 1D D3 Q3 Q3 RD RD RD FF0 FF1 FF2 FF3