序逻辑电路的分析和设计.pptVIP

基本概念 7.2 基于触发器时序电路的分析 时序逻辑电路中的基本单元是触发器。基于触发器时序逻辑电路的分析是时序逻辑电路分析的基础。 7.3基于触发器时序电路的设计 总结异步时序电路设计 异步时序电路的简捷方法： 先设计2n进制计数器 异步：各触发器接成计数器， CP0=CP 上沿触发 ；下沿触发 ； 利用直接清0端构成反馈方程 基于FF的时序电路设计总结 波形及引脚图 设N进制计数器的有效状态S0～Sn-1 模M的计数器设计成任意N进制计数器总结 MN 状态图S0～Sn－1 同步操作取Sn－1状态构成反馈方程 异步操作取Sn状态构成反馈方程 同步、异步操作与同步、异步电路是2个不同概念，见P190 表7.4.1 同步计数器的清0和置数不一定是同步的。异步计数器的同步操作，是指计数器内部所有FF的清0或置数端是与计数器外部的CP时钟同步。 MN 例 用74160组成48进制计数器。 例 用74LS161芯片构成二十四进制计数器 7.5 移位寄存器 7.5.1 移位寄存器 2. 四位双向移位寄存器74194 7.5.2 移位寄存器的应用 2. 扭环形计数器 7.6 基于MSI时序逻辑电路的分析 7.6.1 分析步骤 7.6.2 分析举例 7.6.1 分析步骤 7.6.2分析举例 [例7.6.1] 分析图7.6.2所示电路的逻辑功能。设输出逻辑变量R、Y、G分别为红、黄和绿灯的控制信号，时钟脉冲CP的周期为10s。 7.7 基于MSI时序逻辑电路的设计 时序逻辑电路功能块设计流程的各步骤与第4章组合逻辑电路功能块设计流程基本相同，不过可以使用的功能块既有组合逻辑功能块，也有时序逻辑功能块 [例7.7.1] 试用计数器和译码器设计一个能产生图7.7.1所示的脉冲顺序分配器。 本章小结 1．时序逻辑电路的特点；任一时刻输出状态不仅取决于当时的输入信号，还与电路的原状态有关。因此时序电路中必须含有存储器件。 1000 0100 0001 0010 (c) 1 2 3 4 5 6 (b) CP Q0 Q1 Q2 Q3 图7.5.3 4位环形计数器 (a) 逻辑电路图 (b) 工作波形图 (c) 有效循环 (d) 无效循环 0000 0101 1111 1010 1100 0110 1001 0011 1101 1110 1011 0111 (d) (a) CP S1 S0 1 1 0 0 0 1 D0 D1 D2 D3 DSR CP CR Q0 Q1 Q2 Q3 Q0Q1 Q2 Q3 Q0 Q1 Q2 Q3 如果将移位寄存器74LS194的最高位输出Q3取非后再反馈到串行数据输入端DSR，如图7.5.4(a)所示，就可构成4位扭环形寄存器它的8个有效循环的工作波形如图7.5.4(b)所示，状态转换图如图7.5.4(c)所示。其余八个是无效循环，如图7.5.4(d)所示。 显然，n位扭环形寄存器可以构成2n进制计数器。 0000 1000 0001 0011 (c) 1100 1110 0111 1111 1010 1101 0100 1001 0110 1011 0010 0101 (d) 图7.5.4 4位扭环形计数器 (a)逻辑电路图 (b)工作波形图 (c)有效循环 (d)无效循环 (b) CP Q0 Q1 Q2 Q3 1 2 3 4 5 6 7 8 9 0 1 1 S1 S0 74194 (a) CP DSR CP CR Q0 Q1 Q2 Q3 Q0Q1 Q2 Q3 划分功能块 逻辑电路图 分析各块功能 分析整体功能 图 7.6.1 功能块逻辑电路分析流程图 图7.6.2 例7.6.1图 CTPCTT 1 1 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A0 A1 A2 S1 S2 S3 R Y G CP D0 D1 D2 D3 Q0 Q1 Q2 Q3 OC Ⅰ74LS161 Ⅱ 74LS138 Ⅲ 74LS10 1 CP [解] ⑴将电路按功能划分成3个功能块电路，Ⅰ计数器，Ⅱ译码器，Ⅲ门电路。 ⑵ 分析各功能块电路的逻辑功能 ① 电路Ⅰ是一片74LS161, 构成了一个8进制计数器。 ② 电路Ⅱ是由一片3-8译码器构成的数据分配器。 ③ 3个门电路