LPDDR2 SDRAM 电路板设计指南.docxVIP

6.LPDDR2 SDRAM电路板设计指南11? 2012?EMI_DG_016-1.0本章节对改善您系统的信号完整性，以及在系统中成功实现LPDDR2 SDRAM接口提供了指南。具有UniPHY知识产权(IP)的LPDDR2 SDRAM控制器使您能够实现LPDDR2 SDRAM与Arria?V和Cyclone?V器件之间的接口连接。本章重点对影响信号完整性的以下几个主要因素作了介绍：■I/O标准■LPDDR2配置■信号匹配■印刷电路板(PCB)布局指南I/O标准fLPDDR2 SDRAM接口信号使用HSUL-12 JEDEC I/O信号标准，具有低功耗和低排放的特性。HSUL-12 JEDEC I/O标准主要用于点到点的无端接总线拓扑结构。通过使用此标准，在LPDDR2 SDRAM实现中就不再需要外部串行或者并行匹配电阻，并且大大降低了端接功耗，使可编程驱动强度用于匹配阻抗。要对您的接口选择最适合的标准，请参考ArriaV Device Handbook中的Device Datasheet for ArriaV Devices章节，或者Cyclone V Device Handbook中的Device Datasheet for Cyclone V Devices章节。LPDDR2 SDRAM配置具有UniPHY IP的LPDDR2 SDRAM控制器支持LPDDR2 SDRAM与单一器件以及高达32 bit宽的多器件之间的接口连接。使用多器件时，对于从单点到多点连接的信号，建议使用balanced-T拓扑结构以维持相等的信号传输时间。您应该在多器件设计中的CK/CK#之间连接一个200 ohm的差分匹配电阻(如图6–2所示)，以维持一个100 ohms的等效电阻。您也应该仿真您的多器件设计，以实现最优的驱动强度，并确保正确的操作。图6–1显示了FPGA与单一LPDDR2 SDRAM组件之间的主要信号连接。ISO Registered外部存储器接口手册卷2：设计指南2012年11月反馈订阅6–2第6章：LPDDR2 SDRAM电路板设计指南LPDDR2 SDRAM配置图6–1.使用单一LPDDR2 SDRAM组件的配置LPDDR2 SDRAM DeviceZQRZQDQS/DQS#DQDMCK/CKCACKECSFGPADQS/DQS#DQDMCK/CK4.7K(1)COMMAND ADDRESSCKECS图6–1注释：(1)使用外部分立匹配电阻，如图中的所示的CKE,但可能需要一个接地的下拉电阻。请参考LPDDR2 SDRAM器件数据表来获得关于LPDDR2 SDRAM上电流程的详细信息。外部存储器接口手册卷2：设计指南 2012年11月第6章：LPDDR2 SDRAM电路板设计指南LPDDR2 SDRAM配置6–3图6–2.图6–2 显示了多点设计中的CK/CK#差分电阻布局。多点设计中的CK差分电阻布局FPGACKCK#Trace Length 1Trace Length 2Trace Length 3????CKCK#LPDDR2Device 1Trace Length 2Trace ????CKLPDDR2Device 2Length 3CK#图6–2注释：(1)在电路板走线最后阶段的结尾，将200-ohm差分电阻布局在存储器件附近。 2012年11月外部存储器接口手册卷 2：设计指南6–4第6章：LPDDR2 SDRAM电路板设计指南信号匹配图6–3.图6–3显示了推荐用于多点设计中的地址和命令信号的详细平衡拓扑结构。地址命令平衡T形(Balanced-T)拓扑结构TL2LPDDR2 MemoryFPGATL1TL2LPDDR2 Memory图6–3注释：(1)分离靠近存储器件的走线，使信号反射和阻抗不匹配降到最低。(2)使TL2走线尽可能的短，以使存储器件作为单一加载出现。信号匹配Arria展。V和CycloneV器件提供了OCT技术。表6–1列出了对每个器件的OCT支持扩表6–1.片上匹配方案匹配方案I/O标准Arria V和Cyclone V无校准的片上串行匹配HSUL-1234/40/48/60/80带校准的片上串行匹配HSUL-1234/40/48/60/80片上串行(RS)匹配支持输出缓存，和双向缓存(仅当它们驱动输出信号时被支持)。LPDDR2 SDRAM接口具有双向数据通路。UniPHY IP将串行OCT用于存储器写操作，但没有并行OCT用于存储器读操作，因为Arria V和Cyclone V仅支持HSUL-12 I/O标准的片上串行匹配。在ArriaV和CycloneV器件中，根据连接到I/O bank(具有与LPDDR2接口相同的VCCIO)中RZQ管脚的240 ohm 1%电阻，再次对HSUL