第三讲VHDL基本语法.pptVIP

第三讲 VHDL硬件描述语言 教学课时：2学时 教学内容： 1、VHDL基本结构（1学时） 2、 VHDL的基本语法（1学时） （1）数据对象 （2）数据类型 （3）运算操作符 （4）并行赋值语句 概述 数字系统设计分为硬件设计和软件设计, 但是随着计算机技术、超大规模集成电路（CPLD、FPGA）的发展和硬件描述语言（HDL, Hardware Description Language）的出现，软、硬件设计之间的界限被打破，数字系统的硬件设计可以完全用软件来实现，只要掌握了HDL语言就可以设计出各种各样的数字逻辑电路。 1、VHDL语言的基本结构 VHDL设计实体的基本结构由库、程序包、实体、结构体和配置等部分构成。其中，实体和结构体是设计实体的基本组成部分，它们可以构成最基本的VHDL程序。 根据VHDL语法规则，在VHDL程序中使用的数据对象、数据类型都需要预先定义。为了方便使用VHDL编程，IEEE将预定义的数据类型、元件调用声明以及一些常用子程序收集在一起，形成程序包，供VHDL设计实体共享和调用。若干个程序包则形成库。常用的VHDL库有IEEE标准库、STD库和WORK库。 IEEE标准库包括STD_LOGIC_1164程序包，它是最重要和最常用的程序包，大部分数字系统设计都是以此程序包设定的标准为基础的。 结构体用来描述设计实体的逻辑结构和逻辑功能，它由