FD—SOI晶体管-手机芯片新结构.docVIP

FD—SOI晶体管:手机芯片新结构生产速度更快、功耗更低的CPU一直是芯片制造商的目标，实现这一目标的主要方式就是减小晶体管的体积，从而能够在芯片上集成更多数量的晶体管。更小的晶体管也意味着智能手机和平板电脑等移动设备可以获得更高性能的低电压处理器。但是随着芯片上集成的晶体管数量不断增加，它的功耗势必也将增大，发热也会更加明显。 8年前的英特尔“Pentium 4”处理器芯片内集成了约125万个晶体管，制程工艺为90nm，而上一代的Sandy Bridge处理器制程工艺为32nm，芯片中集成了超过10亿个晶体管。但是它们所采用的传统“体硅”晶体管技术经过数十年的发展之后，制程工艺已经接近物理极限，进入20nm～30nm制程工艺时代之后，原来的技术失去了可靠性。为了继续减小晶体管的体积，从而集成更多晶体管，则必须改变晶体管的结构设计。 漏电流的遭遇战 晶体管尺寸进入30nm之内后，首当其冲的是要面对“漏电现象”。每个晶体管都代表了一个比特值（0或1），当栅极施加电压时，基底上会打开一个通道，电子从源极流动到漏极。在微型化的过程中，单个晶体管元件（源极、漏极和基底）之间的距离越来越小，因此各自的电气性能开始互相产生影响，导致即使栅极没有施加电压，基底上的通道依然会打开，从而产生漏电流。为了保证芯片的可靠性，芯片制造商不得不提高工作电压，但是这样做功耗就会增加，抵消了减小晶体管体积带来的好处。要重新获得更强的控制权（通道开启和关闭），就需要改变晶体管的结构。 首先，芯片制造商早已经开始在栅极和通道之间建立绝缘层：栅极氧化层，使泄露电流得到一定程度的控制。但是在32nm晶体管上，栅极氧化层的厚度约为0.9nm。相比之下，硅原子的直径约为0.3nm。如果晶体管体积继续减小，那么就进一步增加了栅极电子进入通道的可能，开辟出一个新的源漏电流。所以目前来看，有效的解决方法只能是控制通道的其余部分。 英特尔在最新的代号为Ivy Bridge的处理器上采用22nm制程工艺，总共集成了约14亿个晶体管。它采用的是“3D”晶体管技术，通道置于基底之上，并且通道的其余3个侧面均由栅极包围。但是只有英特尔一家公司掌握了“3D”晶体管的制造工艺。其他制造商为了跟上英特尔的脚步，也积极投身于下一代晶体管结构的研发之中，现在的全耗尽型SOI技术“FD-SOI”就是另一种同样有效的晶体管技术。与英特尔的技术不同，该技术在基底和通道之间加入了一个绝缘的氧化层，即Buried Oxide（BOx）氧化埋层。源极和漏极则位于通道的上方，并不与基底直接接触，从而有效地控制了漏电流现象。 手机芯片性能翻番 制造FD-SOI技术晶体管的芯片，与英特尔的“3D”晶体管不同，它需要一个已经引入氧化埋层（BOx层）的非传统晶圆。因此，尽管FD-SOI技术可以生产出更便宜的晶体管，但是它所需的晶圆成本更昂贵。制造普通的晶体管，晶圆成本大约为120欧元，但是FD-SOI技术的芯片制造商需要引入成本约500欧元的晶圆才能满足需求。尽管晶圆成本高，但是从今年7月开始，欧洲最大芯片制造商意法半导体（ST）旗下的合资公司意法爱立信（ST-Ericsson）已经发布了基于FD-SOI技术的“Nova Thor”系列芯片，索尼的Xperia智能手机将率先采用。 意法爱立信领衔的FD-SOI手机芯片今年将进入28nm时代，明年将达到20nm，超越英特尔的22nm技术。为AMD、IBM和意法半导体（ST）等公司代工的格罗方德半导体晶圆代工厂已经引入新的晶圆制造技术，加速了FD-SOI晶体管芯片的生产进程。从技术上讲，FD-SOI可以将移动芯片的时钟频率增加到2.0GHz～2.5GHz。它的满载功耗降低了35%，非满载情况，只需要0.6V的超低电压，功耗平均降低50%，从而保证设备能够拥有更长的电池续航时间，实现媲美英特尔3D晶体管的效率。FD-SOI和3D晶体管技术未来均可达到14nm。为了生产11nm，甚至更小的晶体管，目前来看只有一个办法是可能的，那就是将两者结合起来。我们也期待5年内可以见证FD-SOI 3D晶体管的诞生。 更精密的集成电路 根据“摩尔定律”，集成电路的精密度（制程）每隔18个月就会翻一番。也就是说，晶体管的尺寸每隔一年半就会缩小50%。然而，只有改变晶体管本身的结构设计，计算芯片的制程才最终进入到30nm之内。依靠3D晶体管（Tri-Gate）技术，英特尔在PC领域已经迈出了第一步。现在，为移动芯片而生的FD-SOI技术正式到来。 FD-SOI的细节 给栅极施加电压时，晶体管的导电状态就会发生变化。硅基底上打开的通道使得电子可以从源极流动到漏极。但是当晶体管的尺寸小于30nm时，源极、漏极和硅基底的电气性能就会互相干扰，从而导致