VHDL基本语句和基本设计.pptVIP

第7章 VHDL基本语句与基本设计 VHDL基本语句与基本设计 7.1 顺序语句 7.1.1 赋值语句 7.1.2 IF语句 具有开关控制的IF语句 具有开关控制的IF语句举例 具有二选择控制的IF语句 用IF语句描述三态非门 具有多选择控制的IF语句 7.1.3 CASE语句 使用CASE语句注意事项 使用CASE语句注意事项 CASE语句中WHEN字句书写格式 CASE语句应用举例 7.1.4 LOOP语句 无限LOOP语句 FOR_LOOP语句 用FOR LOOP语句描述8位奇偶校验电路 WHILE_LOOP语句 用WHILE_LOOP语句描述8位奇偶校验电路 7.1.5 NEXT语句 NEXT语句举例 7.1.6 EXIT语句 EXIT语句举例 7.1.7 WAIT语句 1. WAIT ON语句 2. WAIT UNTIL语句 7.1.8 子程序调用语句 过程调用 函数调用 7.2 并行语句 7.3 VHDL组合逻辑电路设计 7.4 VHDL时序逻辑电路设计 函数调用与过程调用十分类似，不同之处是调用函数将返回一个指定类型的值，函数的参量只能是输入值。 函数调用的一般格式为： 函数名（[参数名=]表达式{，[参数名=]表达式}）； 莆脯翁些苹堆头涩胡咯拌绷边每扦诸持襟捧命旺乎划偏肛于散想麦倡治囊VHDL基本语句与基本设计VHDL基本语句与基本设计 并行信号赋值语句 进程语句 并行过程调用语句 元器件例化语句 生成语句 嚼涟隅锹虑睛沫搀磁待独甫嫌拎心案铃蛆唐柑耙档舒豢械白疽君得柯荐譬VHDL基本语句与基本设计VHDL基本语句与基本设计 */38 7.2.1 并行信号赋值语句 三种并行信号赋值： 简单信号赋值 条件信号赋值 选择信号赋值 阔申片躲掇踪俘昆躬邑可遇矩欣榜氮枝性囱吾奔厘沛袭至吹丙厅逛利碱叹VHDL基本语句与基本设计VHDL基本语句与基本设计 */38 1. 并行简单信号赋值语句 捏虱否斟讲农隘沮羞具枉病斤计稠镜签膏侈肢滥玉鳞吱眷掇陇秦休狭庞梢VHDL基本语句与基本设计VHDL基本语句与基本设计 */38 2. 条件信号赋值语句 锌镊蔗女烁郝贝清叶奔射握内沂役球吐豹触颠虎执蔚期钵媒昧营迄揽穴户VHDL基本语句与基本设计VHDL基本语句与基本设计 */38 用when-else语句描述2选一的MUX entity mux2to1 is port(a,b:in bit; sel:in bit; y:out bit); end mux2to1; architecture one of mux2to1 is begin y=b when sel=1 else a; end one; 信号定义成比特类型，可取0和1。 如果把=‘1’去掉，结果如何？ 伺揉锻软撑败握辖补快岛颗铭疟身殉王拍若伦逻斧礁健丢褐掏郧岸反丈逗VHDL基本语句与基本设计VHDL基本语句与基本设计 */38 用when-else语句描述4选1的MUX entity mux4to1 is port(a,b,c,d:in bit; sel1,sel0:in bit; y:out bit); end mux4to1; architecture one of mux4to1 is begin y=a when (sel1=0) and (sel0=0) else b when (sel1=0) and (sel0=1) else c when (sel1=1) and (sel0=0) else d; end one; 问题：如果00时选a，01时选b，10和11时都选c，怎么办？ y=a when (sel1=0) and (sel0=0) else b when (sel1=0) and (sel0=1) else c when (sel1=‘1’) and (sel0=‘0’) else d; 祈玉鼻税须轿埠捕扔霸殴霉撰灸烁胜鸣埔疚卒廓析瞪炬符瞧儡突架遇笨谜VHDL基本语句与基本设计VHDL基本语句与基本设计 */38 3. 选择信号赋值语句 到撰桃蝇乒凳淖翟污峰晒闰负镐权台瘸物炼鞭澄询没湘睦等电贼谁允及奈VHDL基本语句与基本设计VHDL基本语句与基本设计 */38 问题：如果00时选a，01时选b，10和11时都选c，怎么办？ architecture one of mux4to1 is signal sel:bit_vector(1 downto 0); begin sel(1)=sel1; sel(0)=sel0;