整个系统说明 - CSTO.DOC

一、整体基带系统框架： 上图中的信号接口部分对应着原理图：Signal_interface.Sch ，下面的原理里框起来的部分即是。 整个系统进来的和出去的都是差分信号，AD8138是缓冲数据的作用，差分到差分的数据缓冲作用。对外接口采用网卡接口，采用自定义的方式，如下面的表格所示，Vcom为共模信号，控制输出信号的共模电压。 FPGA采用的665引脚的XC5VSX35T。 二、FPGA与ADC接口电路 ADS62P49重要管脚说明 管脚名称 功能 CLKP/M 差分时钟输入 INP_A,INM_A 差分模拟输入，A通道 INP_B,INM_B 差分模拟输入，B通道 VCM 内部参考模式时为共模电压输出外部参考模式时为参考电压输入 CLKOUTP/M 差分时钟输出 CTR[1..3] 数字控制引脚，用来控制各种掉电模式 DA[0..13] 差分数据输出，A通道 DB[0..13] 差分数据输出，B通道 XC5VSX50T的所有I/O口均支持LVDS电平标准，可以将ADC信号接口直接与FPGA相连。图为FPGA与ADS62P49的连接图。 XC5VSX50T共有12个BANK，其中BANK0为专用配置分组。由于Virtex-5系列支持的是2.5V的LVDS，故在设计中要注意，ADC接口信号所连接BANK的电压应为2.5V。由于Virtex-5系列在IO块中使用了LVDS电流模式驱动器，因此不需要加终端端接电阻。另外，ADC时钟信号需连接到FPGA中带有时钟引脚特性的IO口上。 三、FPGA与DAC接口电路 DAC3283部分管脚说明 管脚名称 功能 D[0..7]P/N LVDS数据输入 DACCLKP/N DAC核的外部 LVPECL时钟输入 DATACLKP/N LVDS输入数据时钟，在每个DATACLKP/N时钟周期的上升沿和下降沿，数据输入D[0..7]P/N都将会被锁存。 FRAMEP/N 帧指示输入，用来指示一帧的开始IOUTA1/2 A通道输出 IOUTB1/2 B通道输出 SCLK 1.8V CMOS串行接口时钟 SDENB 1.8V CMOS低电平有效的串行数据使能 SDIO 1.8V CMOS串行接口数据 TXENABLE 1.8V CMOS 高电平有效输入。 若数据被允许输入，那么此信号必须为高；其若为低，输入的数据将被忽略 VFUSE 数字供给电压，一般操作情况下连接到DACVDD18引脚。 DAC DAC3283的时钟信号DACCLKP/N为LVPECL（2.5V）差分形式，信号D[7:0]P/N、DATACLKP/N 和FRAMEP/N均为LVDS（2.5V）差分形式，三个串口SDIO、SDENB、SCLK引脚的电平标准为1.8V CMOS，对于以上三种电平标准，XC5VSX50T的IO口均支持，所以可将DAC与FPGA直接相连。串口信号由于和其他接口信号的电压标准不同，其不能与其他信号与FPGA的同一BANK相连。 另外，DAC3283只有一个8位的LVDS总线，但是它却可以实现对双通道、16位宽数据的接收，这主要是由于DAC3283内部的输入FIFO的缓冲作用。 四、电源模块不在这个板子上。另外：ADC需要两种电源供电：3.3V的模拟电压和1.8V的数字电压；DAC需要两种电源供电：3.3V的模拟电压和1.8V的数字电压。