千兆以太网物理层时钟产生／倍频单片集成电路设计-东南大学学报.PDF

第３４卷第２期 东南大学学报（自然科学版） Ｖｏｌ３４Ｎｏ２ 　 ２００４年３月 ＪＯＵＲＮＡＬＯＦＳＯＵＴＨＥＡＳＴＵＮＩＶＥＲＳＩＴＹ（ＮａｔｕｒａｌＳｃｉｅｎｃｅＥｄｉｔｉｏｎ） 　 Ｍａｒ．２００４ 　　　　　　 千兆以太网物理层时钟产生／倍频单片集成电路设计 孟凡生　 朱　恩　 熊明珍　 王志功　 孙　玲 （东南大学射频与光电集成电路研究所，南京２１００９６） 摘要：给出了一个基于ＴＳＭＣ０１８ ｍＣＭＯＳ工艺设计的千兆以太网物理层时钟产生／倍频单片 μ 集成电路．芯片采用电荷泵结构的锁相环实现，包括环形压控振荡器、分频器、鉴频鉴相器、电荷 泵和环路滤波器等模块，总面积为１１ｍｍ×０８ｍｍ．采用１８Ｖ单电源供电，测得在负载为５０Ω 时电路的输出功率大于５ｄＢｍ．芯片在ＰＣＢ板上键合实现锁相环路的闭环测试，测得锁定范围为 １３０ＭＨｚ；当环路锁定在１ＧＨｚ时，振荡器输出信号的占空比为５０４％，ｒｍｓ抖动为５４ｐｓ，单边 带相位噪声为－１２４ｄＢｃ／Ｈｚ＠１０ＭＨｚ．该电路适当调整可应用于千兆以太网 ＩＥＥＥ８０２３规范 １０００ＢＡＳＥＸ的物理层发信机设计． 关键词：时钟产生／倍频；千兆以太网；锁相环；电荷泵；压控振荡器；分频器 中图分类号：ＴＮ４３２；ＴＮ７４２　　文献标识码：Ａ　　文章编号：１００１－０５０５（２００４）０２０１５２０５ Ｍｏｎｏｌｉｔｈｉｃｉｎｔｅｇｒａｔｅｄｃｌｏｃｋｇｅｎｅｒａｔｏｒ／ｍｕｌｔｉｐｌｉｅｒｆｏｒｇｉｇａｂｉｔＥｔｈｅｒｎｅｔ ＭｅｎｇＦａｎｓｈｅｎｇ　ＺｈｕＥｎ　ＸｉｏｎｇＭｉｎｇｚｈｅｎ　ＷａｎｇＺｈｉｇｏｎｇ　ＳｕｎＬｉｎｇ （ＩｎｓｔｉｔｕｔｅｏｆＲＦ＆ＯＥＩＣｓ，ＳｏｕｔｈｅａｓｔＵｎｉｖｅｒｓｉｔｙ，Ｎａｎｊｉｎｇ２１００９６，Ｃｈｉｎａ） Ａｂｓｔｒａｃｔ：Ａｍｏｎｏｌｉｔｈｉｃｉｎｔｅｇｒａｔｅｄｃｌｏｃｋｇｅｎｅｒａｔｏｒ／ｍｕｌｔｉｐｌｉｅｒｕｓｉｎｇＴＳＭＣ０．１８ ｍＣＭＯＳｔｅｃｈｎｏｌｏｇｙ μ ｆｏｒｇｉｇａｂｉｔＥｔｈｅｒｎｅｔｈａｓｂｅｅｎｒｅａｌｉｚｅｄａｎｄｃｈａｒａｃｔｅｒｉｚｅｄ．Ｂａｓｅｄｏｎｃｈａｒｇｅｐｕｍｐｐｈａｓｅｌｏｃｋｅｄｌｏｏｐ （ＰＬＬ）ｓｔｒｕｃｔｕｒｅ，ｔｈｅｃｉｒｃｕｉｔｃｏｎｓｉｓｔｓｏｆａｖｏｌｔａｇｅｃｏｎｔｒｏｌｌｅｄｏｓｃｉｌｌａｔｏｒ（ＶＣＯ），ａｄｉｖｉｄｅｒ，ａｐｈａｓｅ／ ｆｒｅｑｕｅｎｃｙｄｅｔｅｃｔｏｒ，ａｃｈａｒｇｅｐｕｍｐ，ａｌｏｏｐｆｉｌｔｅｒ，ｅｔｃ．Ｔｈｅｔｏｔａｌｃｈｉｐｓｉｚｅｍｅａｓｕｒｅｓ１．１ｍｍ×０．８ ｍｍ．Ａｔａｓｕｐｐｌｙｖｏｌｔａｇｅｏｆ１．８Ｖ，ｔｈｅｍｅａｓｕｒｅｄｏｕｔｐｕｔｐｏｗｅｒｉｓｍｏｒｅｔｈａｎ５ｄＢｍｂａｓｅｄｏｎ５０Ω ｌｏａｄ．Ｔｈｅｌｏｏｐｗａｓｃｌｏｓｅｄｔｈｒｏｕｇｈｂｏｎｄｉｎｇ．Ｔｈｅｍｅａｓｕｒｅｄｌｏｃｋｉｎｇｒａｎｇｅｉｓａｐｐｒｏｘｉｍａｔｅｌｙ１３０ＭＨｚ． Ａｔｔｈｅｌｏｃｋｅｄｆｒｅｑｕｅｎｃｙｏｆ１ＧＨｚｔｈｅｐｈａｓｅｎｏｉｓｅ，ｄｕｔｙｃｙｃｌｅａｎｄｒｍｓｊｉｔｔｅｒａｒｅｍｅａｓｕｒｅｄｔｏｂｅ－１２４ ｄＢｃ／Ｈｚ＠１０ＭＨｚ，５０．４％ａｎｄ５．４ｐｓ，ｒｅｓｐｅｃｔｉｖｅｌｙ．ＴｈｉｓｃｉｒｃｕｉｔｃａｎｂｅａｄｏｐｔｅｄｉｎｔｈｅＩＥＥＥ８０２３ ｔｙｐｅ１０００ＢＡＳＥＸｔｒａｎｓｍｉｔｔｅｒａｆｔｅｒａｐｐｒｏｐｒｉａｔｅｍｏｄｉｆｉｃａｔｉｏｎ． Ｋｅｙｗｏｒｄｓ：ｃｌｏｃｋｇｅｎｅｒａｔｏｒ／ｍｕｌｔｉｐｌｉｅｒ；ｇｉｇａｂｉｔＥｔｈｅｒｎｅｔ；ＰＬＬ；ｃｈａｒｇｅｐｕｍｐ；ＶＣＯ；ｆｒｅｑｕｅｎｃｙ ｄｉｖｉｄｅｒ 　　随着数据通信需求的迅猛发展，以太网正在由 功能，其功能简图如图１所示．其中时钟产生／倍频 １００Ｍｂｉｔ／ｓ的传输速率跨向千兆以太网（ｇｉｇａｂｉｔ