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一种高速数字电路终端端接方法 为保证接收端信号的完整性，在高速数字电路设计中普遍使用了阻抗匹配等端接技术，常见的端接 方法分为源端端接和终端端接两大类，这两类端接的基本思想都是匹配传输线与输入或者输出端的阻 抗，从而消除或者减少奇数次或者偶数次反射，以达到净化信号、保证其完整性的目的。 随着制造工艺的变化以及降低器件功耗的要求，数字电路的开关速度日益提高，越来越多的器件的 上升延速度从十几纳秒变为几个纳秒甚至零点几纳秒，即使是一个只有 50MHz 的信号其频谱都有可能 在 500MHz 以上有较强分量，越来越多的信号线需要作为传输线来考虑，其物理长度甚至已经达到了 1 到 2 厘米。同时随着电路的拓扑结构越来越复杂，常用的几种端接方法显得有些力不从心。本文根据现 有电路的一些基本特点以及一些仿真数据提出了一种新的终端端接方法——终端串行端接。 终端串行端接方法非常简单，一般只需在信号的输入端（终端）串连一个 50 到 500 欧姆的电阻即 可，对于具有复杂拓扑结构电路，与其他端接方式共同使用可以有更好的效果。这种端接方式与传统的 终端端接方式截然相反。在传统端接方法中，普遍有一个共识那就是一般认为数字电路的输出阻抗比较 低，而输入阻抗非常高。正是基于这种共识，几乎所有的终端端接方法都是采取了并联电阻以减少输入 阻抗的方式来达到降低终端输入阻抗的目的。然而这一共识并不总是正确，由于工艺等原因的限制，几 乎所有的高输入阻抗半导体器件都呈现容性，一般在输入端有大约 2 到 10pF 的分布电容。对于高频信 号来说这些分布电容足以使其阻抗降低到几十欧姆甚至更低，这样一来原本的假设就不再成立，信号的 反射情况变得比较复杂。对于一个阻抗并不高的容性负载与传输线连接的情况，其反射信号在相位上会 旋转－100°以上，同时源端阻抗属于低阻基本为纯阻性，信号在源端反射会发生－180°的旋转，再加 上传输线上延时所带来的相位滞后，会使得在某个频率上从源端到终端再返回源端后形成 360°的旋 转，也就是说在这个频率上形成了共振，这样即使传输线非常短也会有很严重的振铃现象，严重影响接 收端的信号质量。从这个意义上说在终端串连一相对较高的电阻后会在高频段仍然保持阻性的输入阻抗 从而避免振铃的发生。从另外一个角度也可以很好的理解终端串行端接方法的效果：在低频时由于器件 输入阻抗很高，因此此串联电阻对输入端获得的电压几乎没有影响，然而在高频时由于输入电容的原因 使得输入阻抗相对较低，所以串联电阻分走了很大一部分电压，从而减少了高频信号对输入端的影响， 换句话说串联电阻与输入电容形成了一个 RC 低通滤波器，这样有助于从本身频率并不高的信号中滤除 容易反射的高频分量，从而改善信号质量。 下面选择我们经常使用的 TI 的 SN74LVC16245ADL 作为仿真器件，对这种端接方式作进一步验证 和分析。根据 TI 提供的 IBIS 模型可以看出这种器件的典型参数为：工作电压 3.3V，输入电容大约为 5 －6pF，接有保护用的地嵌位二极管，输出为低时输出电阻大约为 10 欧姆，输出为高时输出电阻大约 为 19 欧姆，20% －80%上升延时间大约为 0.28 纳秒。 我们首先对比一下对于短传输线的纯容性和纯阻性负载的信号畸变情况，图一和图二分别是纯阻性 负载和纯容性负载，在两厘米带状线的情况下信号畸变的情况。 图一：纯阻性负载对信号的影响 图二：纯容性负载对信号的影响 从图中我们可以看出如下一些现象：1、按照常规2cm 带状线需要作为传输线考虑，但是对于纯阻 性负载来说信号畸变并不严重；2 、对于纯容性负载来说信号质量有较严重变化；3、在高电位处信号畸 变情况比低电位处要好；3，振铃信号的频率大约为 1/1.4ns＝714MHz 。 以上这些现象都有他本质的原因，由于传输线较短，因此线上延时也非常短，大约只有0.11ns，在 信号从 0V 变为 3.3V 的过程中信号已经在在传输线上多次反射，因此信号反射的幅度是逐渐增加的而 符号是有正有负的，影响相对较小。对于容性负载情况就不太一样了，在 714MHz 的频率分量上，其 6 －12 终端反射系数为(Zc-Zo)/(Zc+Zo)其中 Zo ＝60.974 Ω，Zc