EDA第7次实验.docxVIP

___计算机__学院__________专业_____班________组、学号______姓名_____________协作者_____________教师评定______________实验题目________基于Libero的数字逻辑设计仿真实验__________3. 时序逻辑电路一、实验目的1、了解基于Verilog的时序逻辑电路的设计及其验证。2、熟悉利用EDA工具进行设计及仿真的流程。二、实验环境Libero仿真软件。三、实验内容1、参考74HC00，完成74HC74、74HC112、74HC161、74HC194相应的设计、综合及仿真。2、演示74HC161布线后仿真过程。四、实验结果和数据处理1、74HC161的及其测试平台代码2、第三次仿真结果（布局布线后）// 74HC161.vmodule HC161(CP,CEP,CET,MRN,PEN,Dn,Qn,TC);input CP,CEP,CET;output [3:0]Qn;input MRN,PEN;input [3:0]Dn;output TC;reg [3:0]qaux;reg TC;always @(posedge CP negedge CP) beginif(!MRN)qaux = 4b0000; //复位else if(!PEN)qaux = Dn;else if(CEPCET)qaux = qaux+1;elseqaux = qaux;endalways @(posedge CP)beginif(qaux == 4b1111) TC=1b1;else TC=1b0;endassignQn = qaux;endmodule// 74HC74.vmodule HC74(D1,Cp1,Rd1n,Sd1n,Q1,Q1n);input D1,Cp1,Rd1n,Sd1n;output Q1,Q1n;reg Q1;assign Q1n=~Q1;always @(posedge Cp1)begincase({Sd1n,Rd1n}) 2b01:Q1=1; 2b10:Q1=0; 2b00:Q1=bx; 2b11:Q1=D1;endcaseendendmodule// 74HC112.vmodule HC112(J,K,Cp,Sdn,Rdn,Q,Qn);inputJ,K,Cp,Sdn,Rdn;outputQ,Qn;reg Q;assignQn=~Q;always @({Sdn,Rdn}) begincase({Sdn,Rdn}) 2b01:Q=1; 2b10:Q=0; 2b00:Q=bx;endcaseendalways @(posedgeCp) beginif({Sdn,Rdn}==2b11) begincase({J,K}) 2b00:Q=Q; 2b01:Q=0; 2b10:Q=1; 2b11:Q=~Q;endcaseendendendmodule// 74HC194.vmodule HC194(MRn,S1,S0,Dsr,Dsl,CP,D0,D1,D2,D3,Q0,Q1,Q2,Q3); input MRn,S1,S0,Dsr,Dsl,CP,D0,D1,D2,D3;output Q0,Q1,Q2,Q3;reg Q0,Q1,Q2,Q3;always @(MRn) beginif(MRn==0) begincase({S1,S0}) 2b11:{Q3,Q2,Q1,Q0}={D3,D2,D1,D0}; 2b00:{Q3,Q2,Q1,Q0}={Q3,Q2,Q1,Q0}; 2b01:beginif(Dsr==0) begin {Q3,Q2,Q1,Q0}={Q3,Q2,Q1,Q0}1; Q3=0;endelse if(Dsr==1) begin {Q3,Q2,Q1,Q0}={Q3,Q2,Q1,Q0}1; Q3=1;endend 2b10:beginif(Dsl==0) begin {Q3,Q2,Q1,Q0}={Q3,Q2,Q1,Q0}1; Q1=0;endelse if(Dsr==1) begin {Q3,Q2,Q1,Q0}={Q3,Q2,Q1,Q0}1; Q1=1;endendendcaseendendendmodule