Intel 现代CPU结构拥碾技术.ppt

Intel 现代CPU 结构与技术;讲座内容:;第一部分 CPU结构与性能;一、冯·诺依曼模型与8086 CPU;2、8086 CPU结构;二、计算机系统性能及影响因素; ◇软件因素： *编译程序—源程序→目标程序的翻译效率(如IN大小) *操作系统—软硬件的管理效率(如多任务切换时间);3、提高计算机硬件系统性能的方法;三、Intel CPU结构与技术的发展概述;(2)改进存储系统 ◇采用虚拟存储器：有效支持多任务OS(减轻程序员负担)； 增设快表提高地址变换速度。; ◇增设Cache→多级Cache： 利用程序访存局部性规律，提高访存速度(弱化CPU-MEM瓶颈)及性能-价格比(容量Cache容量MEM)。;(3)改进CPU结构 ◇开发操作级并行性：有流水线及超级流水线技术； ◇流水线技术：指令执行各步骤重叠，减少程序执行时间;; ◇开发指令级并行性：有VLIW、超标量、SIMD等技术；;TC; ◇开发程序级并行性：有多线程(MT)、超线程(HT)等技术 └→即同时多线程(SMT);4、CPU级结构与技术的发展;1、流水线的结构相关处理; ◇增设指令预取缓冲器及数据存储缓冲器： *指令预取缓冲器—进一步减少了取指段与数据段L1级Cache不命中时的访问冲突概率； *数据存储缓冲器—实现“零等待写”，避免了流水线中取数段与写回段的操作冲突。 零等待写—写无延迟，无取Cache操作时再写; ◇处理方法：有后推法、相关专用通路法、异步流动法3种;转上页; ◇处理方法：后推法、优化延迟转移法、预测(猜测)法；; ◇(分支)预测法实现原理： *转移历史保存—用转移目标缓冲器BTB保存；; *预测算法—静态预测算法(下表)，动态预测算法(下图);第二部分 PⅢ CPU结构与技术; ◇结构特征： *哈佛结构—I-Cache、D-Cache分离(Pentium已有) *双独立总线(DIB)结构—MEM总线与L2 Cache总线并行 *动态执行技术—由多路分支预测、数据流分析、推测执行3大技术组成 *超标量流水结构—3路超标量、12级流水结构;回上页;CPU Core;三、PⅢ CPU的动态执行技术;2、数据流分析技术—乱序执行技术;(2)分布式动态调度技术(Tomasulo算法) 核心是用寄存器重命名方法解决RAW、WAR、WAW相关。; ◇分布式动态调度CPU基本结构图：; *指令数据关系→部件关系的实现— 数据产生部件(RS/FLB)：标有站号(指示数据所在位置)， 数据接收/存储部件(RS/SDB/FLR)：设有站号项及忙位. 注：站号项—指示所接收数据的对应数据产生部件 忙 位—=1时，数据项无效(尚未接收[前趋指令未完成]) =0时，数据项可用(已接收[从站号项部件处]); ◇RAW、WAR、WAW相关的检测及调度准备： *RAW相关的检测及调度准备—(当前指令)译码时 相关存在条件—指令源操作数对应的REG忙位=1时； 调度准备—取REG的站号项到RS中； ↓ └→直接取源头数据(REG重命名) 控制器的动作 └→同时接收CDB(相关专用通路法); ◇动态调度的实现：--派遣次序即执行次序 *乱序派遣实现—RS使操作数已就绪的指令被派遣； *RAW相关后推法实现—RS使操作数未就绪的指令等待。;3、推测执行技术; ◇支持推测执行的CPU结构及“确认”段：;四、PⅢ CPU的超标量流水技术;第三部分 P4 CPU结构与技术;一、P4 CPU结构特征; △追踪Cache技术(Execution Trace Cache) 　　△超级流水线技术(Hyper Pipelined Technology) △高级动态执行技术(Advanced Dynamic Execution) △高级传输缓存(Advanced Transfer Cache) △高速执行引擎(Rapid Execution Engine) △高速前端总线(Faste