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A New ICT Power House Wistron Corporation;Contents;PCI總線體系結構概述;下图是一个典型的基于PCI总线的计算机系统逻辑示意图;系统的各个部分通过PCI总线和PCI-PCI桥连接在一起。从图中不 难看出，CPU和RAM需要通过PCI桥连接到PCI总线0（即主PCI 总线），而具有PCI接口的显卡则可以直接连接到主PCI总线上。 PCI-PCI桥是一个特殊的PCI设备，它负责將PCI总线0和PCI总线 1（即从PCI主线）连接在一起，通常PCI总线1称为PCI-PCI桥的 下游 （downstream），而PCI总线0则称为PCI-PCI桥的上游 （upstream）。图中连接到从PCI总线上的是SCSI卡和以太网 卡。为了兼容旧的ISA总线标准，PCI总线还可以通过PCI-ISA桥 来连接ISA总线，从而能够支持以前的ISA设备。;PCI 信号介绍;AD:PCI Address/Data C/BE:Bus Command and Byte Enables DEVSEL#:Device Select FRAME#:Cycle Frame IRDY#:Initiator Ready TRDY#:Target Ready PAR:Calculated/Checked Parity PERR#:Parity Error REQ[0:3]#:PCI Requests GNT[0:3]#:PCI Grants PLOCK#:PCI Lock SERR#:System Error PME#:PCI Power Management Event REQA.B#:PC/PCI DMA Request [A:B] GNTA.B#:PC/PCI DMA Acknowledges [A: B] ;1.系统信号　　CLK：系统时钟信号，为所有PCI传输提供时序，对于所有的PCI设备都是输入信号。其频率最高可达33MHz/66MHz，这一频率也称为PCI的工作频率。　　RST# ：复位信号。用来迫使所有PCI专用的寄存器、定序器和信号转为初始状态。 ;2.地址和数据信号　　AD[31：：00]：地址、数据复用的信号。PCI总线上地址和数据的传输，必需在FRAME#有效期间进行。当FRAME#有效时的第1个时钟，AD[31：：00]上的信号为地址信号，称地址期；当IRDY#和TRDY#同时有效时，AD[31：：00]上的信号为数据信号，称数据期。一个PCI总线传输周期包含一个地址期和接着的一个或多个数据期。　　C/BE[3：：0]# ：总线命令和字节允许复用信号。在地址期，这4条线上传输的是总线命令；在数据期，它们传输的是字节允许信号，用来指定在数据期，　　AD[31：：00]线上4个数据字节中哪些字节为有效数据，以进行传输。　　PAR ：奇偶校验信号。它通过AD[31：：00]和C/BE[3：：0]进行奇偶校验。主设备为地址周期和写数据周期驱动PAR，从设备为读数据周期驱动PAR。 ;PCI 信号介绍;3.接口控制信号　　FRAME# ：帧周期信号，由主设备驱动。表示一次总线传输的开始和持续时间。当FRAME#有效时，预示总线传输的开始；在其有效期间，先传地址，后传数据；当FRAME#撤消时，预示总线传输结束，并在IRDY#有效时进行最后一个数据期的数据传送。　　 IRDY# ：主设备准备好信号。IRDY#要与TRDY#联合使用，当二者同时有效时，数据方能传输，否则，即为未准备好二进入等待周期。在写周期，该信号有效时，表示数据已由主设备提交到AD[31：：00]线上；在读周期，该信号有效时，表示主设备已做好接收数据的准备。;3.接口控制信号 TRDY# ：从设备（被选中的设备）准备好信号。同样TRDY#要与IRDY#联合使用，只有二者同时有效，数据才能传输。　　STOP# ：从设备要求主设备停止当前的数据传送的信号。显然，该信号应由从设备发出。　　LOCK# ：锁定信号。当对一个设备进行可能需要多个总线传输周期才能完成的操作时，使用锁定信号CLK，进行独占性访问。例如，某一设备带有自己的存储器，那么它必需能进行锁定，以便实现对该存储器的完全独占性访问。也就是说，对此设备的操作是排它性的。　　IDSEL：初始化设备选择信号。在参数配置读/写传输期间，用作片选信号。　　DEVSEL# ：设备选择信号。该信号由从设备在识别处地址时发出，当它有效时，说明总线上有某处的某一设备已被选中，并作为当前访问的从设备。 ;4.仲裁信号（只用于总线主控器）　　REQ# ：总线占用请求信号。该信号有效表明驱动它的设备要求使用总线。它是一个点到点的信号线，任何