VHDL输入设计流程的.pptVIP

EDA技术设计流程;常用EDA工具; ; ;应用系统投产;设计输入提供图形、文本和波形编辑器实现图形、AHDL、VHDL、Verilog HDL或波形的输入，也可输入网表文件。 项目编译 提供了一个完全集成的编译器（Compiler），它可直接完成从网表提取到最后编程文件的生成，包含时序模拟、适配的标准文件。 项目校验对设计项目的功能、时序进行仿真和时序分析，判断输入输出间的延迟。 项目编程将设计下载/配置到所选择的器件中去。 ;MAX+plusII设计流程;综合;适配;时序仿真与功能仿真; 按仿真的电路描述级别的不同，HDL仿真器可以单独或综合完成以下各仿真步骤： (1)系统级仿真。 (2)行为级仿真。 (3)RTL级仿真。 (4)门级时序仿真。; Compiler Netlist Extractor：编译器网表提取器，该过程完成后生成设计的网表文件（描述设计中各元件之间连接信息的文件），若图形连接中有错误（如两个输出直接短接），该过程将指出此错误。 Database Builder：数据库建库器。