以BJT主动负载的差动放大器为设计基础之振荡器.PPT

演講者:許嘉仁 指導老師:蔡澈雄助理教授　 以BJT-PMOS差動放大器之壓控振盪器實現鎖相迴路 * 　　　　　 大綱 1.願景 2.摘要 3.前言 4.電路原理 5.模擬結果 6.結論 7.參考文獻 * 願景 近年來，隨著通信電子領域的迅速發展，對電子設備的要求越來越高，尤其是對像振盪器等這種基礎部件的要求更是如此。 再半導體、光電領域市場潛力非常大，自主研究高性能、高品質、低成本的壓控振盪器市場前景廣闊，意義巨大。 * 摘要 我們提出以BJT-PMOS差動放大器之壓控振盪器實 現鎖相迴路製程中成功的驗證出有輸出頻率。並且模擬顯示這樣的震盪器電路能穩定的從 1V到1.8V的電壓工作。 模擬結果顯示此震盪器不僅有好的寬調頻範圍， 並且也有低相位雜訊特性。 * 　　　　　 前言 振盪器自其誕生以來就一直在通信、電子及醫學等領域扮演重要的角色，具有廣泛的用途。 如何設計出一個達到穩定且低雜訊、線性調變頻率、對電源與溫度的穩定度、低功率消耗及高頻化是目前研究的趨勢。 * * PMOS-NPN差動放大器VCO之振盪器 虛擬負載電路 * 考慮到在量測時的負載效應， 所以最後在 輸出點(out)作虛擬負載電路，C1是晶片中 的 DC BLOCK大電容、 C2是模擬IC PAD所 產生的寄生效應、L是預估頻率高時的導線 電感效應、 最後的R為輸出阻抗匹配(配合 高頻測試儀器，標準值為50Ω)。 (1 nH) (0.2 pF) * 三級自我穩壓環型振盪器動作狀態表 i H H L L State3 H L H L State2 Vin+ Vin- Vo+ Vo- State1 H L H L State4 L H H L * Vctrl為1伏特VDD為1.8伏特的輸出波形 　　　　 * Vctrl為1.8伏特VDD為1.8伏特的輸出波形 * 電壓-頻率曲線圖 由這張圖可以得知我們模擬結果符合 理論，理論上Fast Fast (FF) 所得的 頻率 Typical Typical(TT)所得的頻 率 Slow Slow(SS)所得的頻率，我 們電壓分別從1V模擬到 1.8V， 每增 加0.1V模擬一次，一個好的VCO曲線 會呈現良好的線性關係。 此振盪器輸出頻率從4.097 GHz到 8.496 G Hz，所加在Vctrl的電壓分 別為1伏特 到1.8伏特。 * 電壓-消耗功率曲線圖 由這張圖可以得知我們模擬結果符合 理論，理論上Fast Fast (FF) 的消耗 功率 Typical Typical(TT)消耗功率 Slow Slow (SS)的消耗功率，且消 耗功率會跟頻率成正比如公式所 示 PDD=fCV^2 [3]，一個好的PDD曲線 會呈現圓滑的曲線向上延伸。 此振盪器的總消耗功率在Vctrl等於 VDD(1.8V)時，其值為4.363 mW， 此值為一合理大小。 * 振盪器佈局圖 * 振盪器核心電路佈局圖 與其他已發表的VCO比較表 * Design Type (Ring/LC) Frequency Range (MHz) Phase Noise(dBc/Hz@600KHz) Power (mW) M. Thamsirianunt [6] Ring 320~926 -99 7.4 C. H. Park [4] Ring 750~1200 -117 30 D. Y. Jeong [5] Ring 250~1690 -79 96 J. Craninckx [3] LC 1620~1880 -117 6 N. M. Nguyen [7] LC 1680~1860 -104 70 本文 Ring 4097~8496 缺 4.363 1.以BJT-PMOS差動放大器之壓控振盪器實現鎖相迴路所產生的波型像傳統的振盪器，例如石英振盪器或環型振盪器都能產生正弦波。與一般的振盪器相同的雜訊與輸出頻率成正比。但是此振盪器仍然有三個優勢，寬調頻範圍、低相位雜訊及好的線性電壓控制振盪器(VCO)的特性。 2. 正如我們所知，VCO是鎖相迴路(PLL)的主要核心電路 此振盪器將被我們新的PLL 晶片裡採用。假使我們在11月底能將此振盪器成功的作成IC，然後我們將再不同的電源電壓下測量輸出頻率和功率消耗。 * 　 結論 參考文獻 * [1]. J. Craninckx and M. Steyaert, “Wireless CMOSFrequency Synthes