VHDL的智能抢答器.doc

基于 （2）电路具有对第一抢答信号的锁存、鉴别和显示等功能。在主持人将系统复位并发出抢答指令后，蜂鸣器提示抢答开始，计时显示器显示初始时间并开始倒计时，若参赛选手按下抢答按钮，则该组别的信号立即被锁存，并在组别显示器上显示该组别，同时扬声器也给出音响提示，此时，电路具备自锁功能，使其他抢答按钮不起作用。 （3）如果无人抢答，计时器倒计时到零，蜂鸣器有抢答失败提示，主持人可以按复位键，开始新一轮的抢答。 （4）抢答器具有限时抢答的功能，且一次抢答的时间由主持人设定，本抢答时间设定为60秒。当主持人启动开始键后，要求计时器采用倒计时，同时最后十秒扬声器会发出声响提示； （5）参赛选手在设定的时间内抢答，则抢答有效，定时器停止工作，主持人根据抢答结果给出分数，并由数码管显示选手的组别、抢答分数，并一直保持到主持人将系统清零为止。【6】 图3-1系统的总体框图 3.3子模块的设计思想和实现 根据对抢答器的功能要求，把要设计的系统划分为五个功能模块：抢答信号鉴别模块、计时模块、计分模块、数码显示模块和扬声器控制电路，具体的说，显示模块又包含最先抢答的组别显示电路、计时值显示电路和计分显示电路。【8】 3.3.1 鉴别模块的设计与实现 抢答鉴别模块用来准确直观地判断A、B、C、D四组抢答者谁最先按下按钮,并为显示端送出信号，通过数显和蜂鸣等途径使观众能够清楚地知道是哪一组抢答成功，是整个系统的核心部分。同时组别显示端为下一模块输入信号，以方便主持人为该组抢答成功者进行加减分的操作。 抢答鉴别模块的元件图如下图所示： 图3-2 鉴别模块元件框图 引脚作用： 输入信号：各组的抢答按钮A、B、C、D，系统清零信号INI。 输出信号： 各组的抢答按钮显示端A1、B1、C1、D1，组别显示端G[3..0]。 原理：第一个按下键的小组，抢答信号判定电路LOCK通过缓冲输出信号的反馈将本参赛组抢先按下按键的信号锁存，并且以异步清零的方式将其他参赛组的锁存器清零，组别显示、计时和计分会保存到主持人对系统进行清零操作时为止。当INI=1时系统复位，使组别显示信号G=0000，各组的指示灯信号A1=0，B1=0，C1=0，D1=0；当INI=0，即低电平有效，使其进入抢答鉴别状态，到CLK的上升沿到来时，以A组抢答成功为例，当输入信号为A=1，B=0，C=0，D=0，输出信号G=1000，A1=1，即为鉴别出A组抢答成功，同时屏蔽其他组的输入信号，以免发生错误。同理其他组别抢答成功也是这样的鉴别过程。【9】A、B、C、D四组抢答，应该有从0000—1111等16种可能情况，但是由于时钟信号的频率很高而且是在时钟信号上升沿的状况下才做出的鉴别，所以在这里两组以上同时抢答成功的可能性非常小，因此可以只设计四种情况，即A、B、C、D分别为1000、0100、0010、0001，这大大简化了电路的设计复杂性。 其用VHDL语言进行编程的流程图如下图所示： 图3-3 抢答鉴别模块的流程图 3.3.2 计时模块的设计与实现 当抢答鉴别模块成功判别出最先按下抢答按钮的参赛组后，在成功鉴别出哪组最先抢答后，主持人按下计时信号，则进入计时状态。计时模块可分作两部分：（1）预置数；（2）60秒倒计时。60秒时间用两个数码管QA，QB显示，其中QA表示60秒的个位，QB表示60秒的十位。计时模块开始工作从预置初始值开始以秒计时，计时至0秒时停止，时间耗尽时，扬声器会发出超时报警信号，以中止答题。 图3-4 计时模块的元件图 该系统输入信号有：系统清零信号CLR，计时预置控制端LDN，计时使能端EN，系统时钟信号CLK，计时预置数据调整按钮TA、TB。系统输出信号有：倒计时输出端QA[3..0]、QB[3..0]。 当清零信号CLR=1时，模块输出信号QA=0000 ，QB=0000。当预置数控制信号LDN=1可通过TA来调整QA，TA来一次高电平，则QA的数值就加1；用TB来调整QB，通过这两个调整信号可调整参赛者答题所需要的时间。在CLR=0，LDN=0,EN=1时，通过时钟信号CLK的上升沿来进行60秒到计时。 3.3.4 译码显示模块的设计与实现 该模块实际上是一个译码器，作用是用来显示组别，时间和成绩，其主要原理是四位二进制BCD编码转换成七段二进制数字，以阿拉伯数字的形式输出在数码管上，使观众能够更直观的看到结果。 3.3.5 抢答器的系统实现 单独模块只