基于cpld的片内振荡器设计 the design of oscillator-on-chip based on cpld.pdfVIP

基于CPLD的片内振荡器设计 时伟1，王福源1，路铃2 (1．郑州大学信息工程学院，河南郑州450052； 2．郑州航空工业管理学院计算机科学与应用系，河南郑州450015) 计使基于CPLD的片上系统设计无需外部时钟源，加大了系统的集成度并降低了设计成本。 关键词：片内振荡器复杂可编程逻辑器件片上系统 在绝大部分数字系统设计中，时钟是不可或缺的部 分，通常采用外接有源或者无源振荡器来提供时钟信号。 用外部时钟信号源，从而降低设计成本和难度，增加 外接时钟的优点是性能稳定，设计简便；缺点是会增加电 路板面积，而且高频设计时对电路板布线和加工的要求比 较严格，可能增加系统成本和设计难度。基于可编程逻辑 器件FPGA／CPLD的设计提供了另外一种选择，即采用片表明了该设计方法的正确性和可行性。 内的可编程资源实现振荡器功能。这种设计可以将振荡部 1基于CPLD的片内环形振荡器 分同时集成到FPGA／CPLD中，减少了外部资源的使用。 环形振荡器原理如图1所示。由奇数个非门组成的 环形振荡器是最简单的振荡器设计方法，在分立器 环形非门级联串使电路处于无稳定状态，静态下任何一 件和专用集成电路CASIC)设计中一直受到关注【I_，31。但 个非门的输入和输出都不可能稳定在高电平或低电平， 是在这类设计中，振荡频率随电压变化的特性使其应用 而只能处于周而复始的高低电平转换状态，从而产生自 受到限制，所以要在工艺或电路设计方面考虑振荡频率 激振荡【5】。振荡周期为r=2脚d，其中Ⅳ是非门的个数， 的稳定问题f2Jf3J。随着电路制造技术的发展，稳压电路已 扣d是每个非门的传输延迟时间，改变电路中非门的数 经物美价廉；另外，FPGA，CPLD厂商为用户在片内预设 量可以改变电路的振荡频率。 了一些特定模块，为振荡器的片内实现提供了方便。如 Altem公司的Ma】【II系列CPLD芯片，允许用户通过软件 II的MegaWizardManager功能来调用系 Quanus Plug—in 0scil． 统提供的参数化模块库(LPM)。其中的10／MAXIl 图1环形振荡器原理图(奇数个非门) 1ator川模块即是一个能在芯片内部实现片内振荡器的软 图1所示的环形振荡器即使采用电路原理图输入， 核，其工作频率范围为3．33MHz～5．56MHz，用户不可以 调整工作频率。在做仿真应用时，可选择3．33或 电路结构。实际上，EDA综合工具不是从电路结构出 5．56MHz；在实际应用中，会自动给出3．33～5．56MHz范 发，而是从电路输入和输出的逻辑关系出发给出综合结 围内的振荡频率。该片上振荡器模块只能下载在Ma)【II 果，所以，奇数个非门的级联将被综合为一个非门，而偶 系列芯片内的用户闪存存储器(UFM)上，振荡输出可以数个非门的级联被综合为一个缓冲或一条联线。为能在 驱动芯片引脚和内部逻辑，该UFM资源一旦作为振荡 器使用，便不能再实现并联接口(PIO)、串连接口(SPI) 中单端口输入元件改成二端口输入元件，即用二输入与 和IIC接口等其他功能。 非门代替图1的第一个非门，其余偶数个非门则用二输 本文介绍一种通用的基于CPLD的片内振荡器设计入与门代替，二端口元件的一个输入端口连接上级输 方法，它基于环形振荡器原理，只占用片上普通逻辑资 出，另一输入端口作为控制端引出。振荡器正常工作时 源(LE)，无需使用专用逻辑资源(如Ma)【II中的UFM)，