DDS波形发生器设计实验报告1.docVIP

DDS信号发生器设计 一、设计要求 利用FPGA+DAC,设计一个DDS信号发生器。 分辨率优于1Hz； ROM表长度8位、位宽10位； 输出频率优于100kHz（每周期大于50个点）； 显示信号频率/频率控制字（可切换）； 直接输入频率控制字或输出频率。 二、DDS设计原理 DDS基本结构框图 DDS系统的核心是相位累加器，它由一个加法器和一个相位寄存器组成；每来一个时钟，相位寄存器以步长增加，相位寄存器的输出与频率控制字（M）相加，然后输入到正弦查询表地址上。 正弦查询表包含一个周期正弦波的数字幅度信息，每个地址对应正弦波中范围的一个相位点。查询表把输入的地址相位信息映射成正弦波幅度的数字量信号，驱动DAC，输出模拟量。 三、DDS参数计算 相位寄存器每经过个时钟后回到初始状态，相应地正弦查询表经过一个循环回到初始位置，整个DDS系统输出一个正弦波。 1）输出正弦波周期 （1） 2）输出正弦波频率 （2） 3）M与输出和之间的关系 （3） 4）DDS的最小分辨率 通常用频率增量来表示频率合成器的分辨率 （4） 根据以上公式，给定输入时钟频率10MHz，相位累加器位宽24位时，计算得到输入频率控制字位宽为20位时可满足设计要求，最小分辨率为0.6Hz。 四、VHDL程序 变量说明：，输入时钟，10MHz； ，控制输入频率控制字； ，系统复位； ，频率控制字输入； ，频率控制字/频率切换显示； ，数码管双行显示； 顶层设计实体 图一 DDS信号发生器顶层设计原理图 控制频率控制字外部输入VHDL library ieee; use ieee.std_logic_1164.all; entity M_creat is port(count,rset,en:in std_logic; M_out:out std_logic_vector(19 downto 0); M_F:out std_logic_vector(7 downto 0)); end entity M_creat; architecture behv of M_creat is component counter5 is port(count:in std_logic; dout:out std_logic_vector(4 downto 0)); end component; component counter4 is port(rst,en,count:in std_logic; qout:out std_logic_vector(3 downto 0)); end component; signal ccount:std_logic_vector(4 downto 0); begin M_F u1:counter5 port map(count,ccount); u2:counter4 port map(rset,ccount(0),en,M_out(3 downto 0)); u3:counter4 port map(rset,ccount(1),en,M_out(7 downto 4)); u4:counter4 port map(rset,ccount(2),en,M_out(11 downto 8)); u5:counter4 port map(rset,ccount(3),en,M_out(15 downto 12)); u6:counter4 port map(rset,ccount(4),en,M_out(19 downto 16)); end architecture behv; 相位累加器VHDL library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity add is port(clk,rset:in std_logic; fcontrol:in std_logic_vector(19 downto 0); addressout:out std_logic_vector(7 downto 0)); end entity add; architecture behav of add is signal a:std_logic_vector(23 downto