第8讲MCS-51的中断系统.ppt

第8讲 MCS-51的中断系统 课程主要内容： 关于中断的基本概念 MCS-51的中断系统 MCS-51的中断源、中断控制 中断的响应 中断系统的编程 多外部中断系统的设计 中断系统 中断的概念 在执行程序的过程中，由于某种外界的原因，必须尽快中止当前的程序执行，而去执行相应的处理程序，待处理结束后，再回来继续执行被中止的程序，这个过程叫中断。 中断技术的优点： 提高CPU的效率 提高实时数据的处理时效 适合于故障处理 中断源的概念 中断源又可称之为中断申请源，指能够产生中断申请的事件。 中断优先级 如同时发生多件事件，按照需响应事件的重要性选择事件处理，称之为中断优先级。 中断系统的功能： 中断优先权排队 实现中断嵌套 自动响应中断 实现中断返回 8051 的中断系统 5个中断源，具有二个中断优先级，可实现二级中断服务程序的嵌套。每个中断源均可软件编程为高优先级或低优先级中断，允许或禁止向CPU请求中断。 有关的特殊功能寄存器（SFR）有： 中断允许寄存器IE 中断优先级控制寄存器IP 中断源寄存器（TCON、SCON中的有关位） 注：均可位寻址。 中断系统结构图 中断源 外部中断源 INT0、INT1：中断标志和触发方式控制位在TCON的低四位。 IE0（IE1）=1表示正在向CPU申请中断。 响应后由硬件自动清零。 IT0（IT1）=0：电平（低电平）触发； IT0（IT1）=1：边沿（下跳沿）触发。 外部中断的触发方式 电平触发方式（IT=0） 中断标志随外部电平状态变化而变化，适用于响应速度较高的外部中断申请，每个机器周期的S5P2采样INT引脚，决定相应IE的状态。 边沿触发方式（IT=1） 中断标志IE由外部信号的下降沿触发（高、低电平保持时间大于1个机器周期），并保持直至中断得到响应，优点是中断事件不会被丢失。 注意：电平触发时，在中断返回前应撤除中断源（即去掉引起中断的低电平），一般将其用于中断服务程序可清除该外部请求源的情况。 中断源 内部中断源 T0：TF0 定时器T0的溢出中断请求 T1：TF1 定时器T1的溢出中断请求 串行口中断：发送中断TI和接收中断RI逻辑“或”后，做为内部的一个中断源。 注意：响应串行口中断后，CPU并不清零中断标志位（SCON的低两位） ，必须软件清0。 响应定时计数器中断后，TF0、TF1由硬件清0。 中断控制 中断使能控制IE（A8H) EA — — ES ET1 EX1 ET0 EX0 实现两级管理 注意：复位时，各位均为0，禁止所有中断。 EA：中断开放标志，“1”表示开放中断。 ES：串行口中断允许位，“1”有效。 ET1、ET0：定时器中断允许位，“1”有效。 EX1、EX0：外部中断允许位，“1”有效。 中断优先级控制 IP(B8H) — — — PS PT1 PX1 PT0 PX0 每一中断源可编程为高优先级或低优先级中断，以实现二级嵌套。 是5个中断源的优先级控制位，“1”为高优先级 PS：串行通讯中断优先级控制位； PT1：计数/定时器T1中断优先级控制位； PX1：外部中断1（INT1）优先级控制位； PT0：计数/定时器T0中断优先级控制位； PX0：外部中断0（INT0）优先级控制位； 默认的优先次序为：INT0、C/T0、INT1、C/T1、串行口中断（依次从高到低） 中断的响应过程 每个机器周期都顺序检查每一个中断源，当查询到某个中断标志位为1时，如果不被下述条件所阻止，则将在下一个机器周期的S1期间，响应激活最高中断请求。 阻止条件： CPU没有开放相应的中断允许； CPU正在处理相同或更高级的中断请求； 现在的机器周期不是执行指令的最后一个机器周期（两周期指令MOV R1，20H） 正在执行的指令是RETI或对IE、IP的写操作指令。（执行这些指令后，至少再执行一条指令后才会响应中断） CPU响应中断时完成工作 置位相应的优先级状态触发器（该触发器指示出CPU处理的中断优先级别） 执行一条硬件子程序调用（CPU内部执行），使控制转移到相应的中断入口地址； PC的内容（断点地址）进栈； 被响应的中断服务程序的入口地址送PC 中断程序的返回 指令：RETI 该指令为中断程序的最后一条指令，CPU执行这一条指令时，将响应中断时的优先级状态触发器清0，然后从堆栈中弹出两个字节送入程序计数器PC。 CPU执行完该指令后，将从原先的断点处继续执行被中止的程序。 注意：不同中断源中断入口地址不同 讨论：外部中断的响应时间 从外部中断标志置位，到CPU查询到该标志，需要1个机器周期。 执行硬件子程序调用，转到相应的中断入口，需要2个机器周期。 如果发生受阻，最不利的情况是，RETI后面跟