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VHDL语法应用课件
;VHDL数据类型和操作符
简单综合示例
多路选择器的VHDL模型
VHDL语言的库文件
用VHDL进程模拟寄存器和 计数器
VHDL的行为和结构描述
变量、信号和常数
数组
VHDL中的循环
Assert和Report语句;复 习 ;器件或
子系统;信号赋值语句：
信号名 = 表达式 [after 延时]；;;复 习 ;entity nogates is
port(A, B, C: in bit;
D: buffer bit;
E: out bit);
end nogates;
architecture behave of nogates is
begin
process(A, B, C)
begin
D = A or B after 5 ns; -- statement 1
E = C or D after 5 ns; -- statement 2
end process;
end behave;;系统响应 ;8、两种VHDL延迟：传输延迟和惯性延迟;9、VHDL代码的编译,仿真和综合;;9、VHDL代码的编译,仿真和综合;9、VHDL代码的编译,仿真和综合;;10、VHDL数据类型和操作符;10、VHDL数据类型和操作符;10、VHDL数据类型和操作符;（A not B or C ror 2 and D) = 110010;A sll 2 得（逻辑左移，用 0填补空位）
A srl 3 （逻辑右移，用 0填补空位）
A sla 3 （算术左移，用最左端位填补空位）
A sra 2 （算术右移，用最右端位填补空位）
A rol 3 （循环左移）
A ror 5 （循环右移）;11、简单综合示例;entity Q3 is
port(A,B,F, CLK: in bit;
G: out bit);
end Q3;
architecture circuit of Q3 is
signal C: bit;
begin
process(Clk)
begin
if (Clk = 1 and Clkevent) then
C = A and B; -- 语句1
G = C or F; -- 语句2
end if;
end process;
end circuit;;触发器和锁存器;entity no_syn is
port(A,B, CLK: in bit;
D: out bit);
end no_syn;
architecture no_synthesis of no_syn is
signal C: bit;
begin
process(Clk)
begin
if (Clk=1 and Clkevent) then
C = A and B;
end if;
end process;
end no_synthesis;;12、多路选择器的VHDL模型;sel =A B --选择信号赋值语句
with sel select
F = I0 when “00”,
I1 when “01”,
I2 when “10”,
I3 when “11”;;12、多路选择器的VHDL模型;13、VHDL语言的库文件;IEEE 库
定义了四个常用的包集合：
? std_logic_1164
(std_logic types related functions)
? std_logic_arith
(arithmetic functions)
? std_logic_signed
(signed arithmetic functions)
? std_logic_unsigned
(unsigned arithmetic functions) ;13、VHDL语言的库文件;13、VHDL语言的库文件;13、VHDL语言的库文件;13、VHDL语言的库文件;14、用VHDL进程模拟寄存器和计数器;14、用VHDL进程模拟寄存器和计数器;14、用VHDL进程模拟寄存器和计数器;14、用VHDL进程模拟寄存器和计数器;15、VHDL的行为和结构描述;15、VHDL的行为和结构描述;15、VHDL的行为和结构描述;15、VHDL的行为和结构描述;1
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