流水线模数转换器设计 design of a 14 bit 125 mss pipelined ad converter.pdfVIP

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2017-08-12 发布于上海
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流水线模数转换器设计 design of a 14 bit 125 mss pipelined ad converter.pdf

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流水线模数转换器设计 design of a 14 bit 125 mss pipelined ad converter

第26卷第3期电子测最与仪器学报协￡26ⅣD．3 · oF ·223 2012年3月 JoU砌qALELE(-rRoNlcMEAsUREME}疆ANDlNSTRUMENT DOI：lO．3724，SP．J．1187．2叭2．00223 流水线模数转换器设计木张睿尹勇生 (合肥工业大学电气与自动化工程学院，合肥230009) 误差。采用4位结构的首级转换电路提高ADc线性性能，设计了带输入缓冲的栅压自举开关以缓解首级转换电路输入采样 1P5M 开关中自举电容对sHA的负载效应．流水线ADc级问通过逐级按比例缩减策略使功耗得到节省。该设计采用0．18¨m mm×1．4 CMOs工艺，ADc版图面积2．3 mm。spec仃e后仿真结果显示，采样频率125MHz、输入信号在接近Nyquist频率(6l dB和85．9 MHz)处时信号噪声畸变比(SNDR)和无杂散动态范围(sFDR)可分别达到75．7dB。在1．8V电源电压下，ADC核心部分功耗为263mw。关键词：流水线A【)C：栅压自举开关；级间按比例缩减中图分类号：TN402 文献标识码：A 国家标准学科分类代码：510．10 ofa14 bit125 A／DconVerter Design MS／夸pipelined RIliYiIl ZhaIlg Yongsheng ofElecnjc (Sch00l EngiII嘲ing孤dAutoⅡ觚on，HcfciUllivcrs埘of慨llIlolo鳜Hefei230009，Cllina) Abstract：111e0fa14bit，125MS，s conV咖r(ADC)is design pipelined锄alog-to-digital usedtoeliImnateme errorin廿0duced 4 c缸：uit(SHA)is saIIlple．柚d．hold锄Plificr apemlre byiIlputsigIlals锄pHng．A bitfirst circuitis to ttleADC strucm豫witllabu脆ris to improVe pmposedpreVent stage designed hneari够．Boots仃印ping f幻m tllefbnt-end is in ADCto the m