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本文栏目-VLSI设计与测试及电子设计自动化 利用新型的电源屏蔽实现方法降低测试功耗 徐君1,2) 1)（中国科学院计算技术研究所微处理器技术研究中心 北京 100190） 2)（中国科学院研究生院 北京 100049） （xujun@） 摘 要 为了削减芯片在测试过程中由于测试向量移入/移出所导致的无用静态功耗和无用动态功耗，提出一种电源屏蔽实现方案。在后端设计布局阶段，首先以时钟门控单元为参考点将触发器聚类摆放，实现时序逻辑与组合逻辑在物理上的隔离，然后引入屏蔽单元电源网络修改，最终解决扫描触发器与组合逻辑异构供电的难题。 关键词 测试功耗；电源屏蔽；可测性设计；超大规模集成电路 中图法分类号 TP206+.1; TP331.2; TP332.2+2 Reducing Test Power Dissipation with Novel Power Gating Implementation Xu Jun1, 2), 1)（Research Center for Microprocessor Technology, Institute of Computing Technology, Chinese Academy of Sciences, Beijing 100190） Abstract To reduce useless dynamic power and static power in the shift process of test procedure, a novel power gating implementation scheme is proposed. During placement phase of backend design, the registers are placed together based on the location of clock gating cells so as to physically isolate with the combinational logic. After that, power/ground network is tailored under the requirements of power gating cells. At last, the difficulties of providing separate power supply for registers and combinational logic circuits are resolved. The evaluation results on Godson-3 floating-point fused multiply-add block show that around 45% of the test power can be reduced with some penalties of area increase and no performance and test coverage degradation occurs. Moreover, it can be easily integrated into the mainstream design methodology. Key words test power; power gating; design for test; VLSI 基金项目:国家“九七三”重点基础研究发展计划项目（2005CB321600）, 国家“八六三”高技术研究发展计划（2009AA01Z125，2008AA110901）和国家自然科学基金 。 在以扫描为主要测试手段的超大规模集成电路设计中，测试功耗已逐渐成为一个重要的设计指标。这是由于尽管测试频率比正常工作频率要低，但在测试向量的激励下，所有的门电路都有可能发生翻转，尤其是在为节省测试时间而广为采纳并行测试手段的今天，这一现象更为突出[1]。众所周知，动态功耗正比于翻转率、电容、时钟频率与电压平方的乘积，这过高的翻转率完全有可能抵消稍低的时钟频率而使动态功耗增加。再加上工艺尺寸变小、芯片规模变大而带来的静态功耗增加问题，由测试所引发的总功耗已不能再令设计人员对其掉以轻心。在基于90nm工艺的龙芯2F设计中，测试功耗竟然与正常功能模式下的功耗量级相当。如果不加以重视，那么一方面测试功耗所带来的发热问题会烧毁芯片，使好芯片仅仅因为上过测试台而报废；另一方面测试功耗所带来的电压波动问题又会影响电路工作，使芯片无法通过测试而良率降低。因此，测试功耗已成为设计阶段必须予以考虑的重要因素。 文献[2]根据可测试性设计的工作原理将测试功耗分为扫描功耗与运算功耗，又