附录EDA试验箱介绍.DOC

多功能数字钟的设计与实现 实验指导书 电子工程学院 冯健序 言 《多功能数字钟的设计与实现》是针对全校工科学生开出的一门实验课程，对电子信息类专业的学生具有非常重要的作用。同学们在做本实验之前必须具备以下的基础知识： 1、数字电路的基础知识； 2、计算机常用操作系统的使用方法； 3、一定的英语基础； PLD（可编程逻辑器件）是与ISP（在系统可编程）技术和EDA（电子设计自动化）工具紧密结合、同时进行的。它代表了数字系统设计领域的最高水平，给数字电路的设计带来了革命性的变化。从70 年代第一片可编程逻辑器件PROM的诞生到现在的CPLD/FPGA，数字系统的设计发生了本质的变化。从传统的对电路板的设计到现在的基于芯片的设计，使得数字系统设计的效率大大提高，产品更新速度大大加快，设计周期大大变短。 本实验不同于其它实验，实验方法和实验手段都有了重大的变化，主要体现在以下方面： 实验方法不同:本实验是在PC、实验箱和相关软件搭配成的专用实验平台上，用原理图或文本进行输入，按以下流程反复对设计源文件进行修改，直到其设计满足要求为止。 一、实验项目名称 多功能数字钟的设计与实现 二、实验项目的目的和任务 掌握十进制，二十四进制计数器的设计方法； 巩固多位共阴级扫描显示数码管的驱动及编码； 对利用VHDL硬件描述语言设计相关模块有一定的了解; 掌握EDA技术的层次化设计方法。 三、实验内容 根据电路特点，将此设计任务分成秒、时、分、六选一数据选择器、七段译码五个模块，规定每一模块的功能和接口，再将各模块联接，编译，功能仿真，最后下载到实验箱中验证。 四、实验原理 1．在同一EPLD芯片EPF10k10上集成了如下电路模块： 秒——60进制BCD码计数； 分——60进制BCD码计数； 时——24进制BCD码计数； 整个计数器具有清零，调时功能。 2．具有驱动8位八段共阴扫描数码管的片选驱动信号输出和八段字形译码输出。 数字钟顶层原理图 五、项目需用仪器设备名称 1．PC机一台 2．EDA实验箱一套 3．导线若干 六、所需主要元器件及耗材 主要元件选用Altera公司的EPF10K10LC84-4芯片及实验箱器件 七、实验步骤 1、建立项目文件，进行VHDL语言编程； 2．对各个模块分别进行编译，仿真，观察仿真波形图； 3．将各个模块连线，完成顶层原理图的设计； 4．对顶层原理图进行编译，综合仿真，观察仿真波形图； 5．连线，编程下载； 6．观察实验结果。 八、实验报告 1．写出实验源程序，并附上综合结果和仿真波形； 2．分析实验结果； 3．心得体会——本次实验中你的感受；你从实验中获得了哪些收益；本次实验你的成功之处；本次实验中还有待改进的地方；怎样提高自的实验效率和实验水平等等。  附录 EDA实验箱介绍 概述 本系统主要有CPLD/FPGA主芯片（或称适配器）和外围丰富的输入输出外设构成。CPLD/FPGA主芯片的所有用户可用I/O口均没有同任一外设固定接死，而是仅仅以插口的形式存在，这为用户用此开发系统设计复杂多样的实验提供了很大的灵活性。所以外设的接口逻辑很友好，外设的驱动已在系统内部为用户设计好，用户可以对所有外设接口用简单的TTL逻辑电平进行操作。 实验箱内部结构图 接口逻辑定义 CPLD/FPGA主芯片（适配器） 环绕适配器的三排圆插孔是将芯片所有的可用端口直接引出，插孔旁的数字符号就是芯片所有被外连的管脚号（即Pin Number） 适配器 左上方 83 CLK1 全局时钟输入 Clk2 2 CLk2 全局时钟输入 CLRn 1 Reset 全局清零输入 OE1n 84 OE 全局使能输入 注： Altera公司的FLEX10K10适配器与上述相似 其中 CLRn=3, OE=83, CLK1=43, CLK0=1 时钟源 六路单独时钟，按频率范围高低排列为： CLK0 CLK1 CLK2 = CLK4 CLK3 = CLK5 其中CLK0，CLK1直接对4M晶振进行分频；CLK2、CLK3、CLK4、CLK5经过两级分频，第一级为JPCK跳线排，第二级在相应的同标号的跳线排上。具体分频情况可见下表所示： 输出信号名称 调节对象 频率可调范围 JPCK 跳线排 JPCK 0 F=4M 1 F=4M/2^4 2 F=4M/2^5 3 F=4M/2^6 4 F=4M/2^7 5 F=4M/2^8 CLK 跳线排 0 CLK0 F=4M～4M/2^8 1 CLK1 F=4M/2^8～4M/2^14 2