2010eda总结课件.ppt

1.1 EDA技术的涵义 EDA技术,就是以大规模可编程逻辑器件为设计载体，以HDL为系统逻辑描述的主要表达方式，以计算机、大规模PLD的开发软件及实验开发系统为设计工具,通过有关的开发软件,自动完成用软件的方式设计的电子系统到硬件系统的逻辑编译、逻辑化简、逻辑分割、逻辑综合及优化、逻辑布局布线、逻辑仿真，直至对于特定目标芯片的适配编译、逻辑映射、编程下载等工作，最终形成集成电子系统或ASIC的一门新技术。通俗地讲,就是利用计算机完成电子系统的自动设计. QUARTUS II设计流程 建立设计文件夹 设计输入 FILE/NEW/Design file/Block diagram(图形输入)： 右击空白处，点insert/symbol /VHDL（VHDL输入） 保存文件名取实体名 建立工程Project File/New Project Wizard 编译Compiler 仿真 新建.vwf文件；选End time；加引脚及仿真输入信号；仿真 适配引脚。再编译。 编程 Hardware：ByteBlastMV（LTP1） Mode：JTAG File：.sof 在Program/Configure下小方框内打√，点START。 必须是为了易于重用而按嵌入式专门设计的。 必须实现IP模块的优化设计：面积最小，运算速度最快，功率消耗最低，工艺容差最大。 要符合IP标准。 3.3 CPLD结构与工作原理 1、一般CPLD包含三种结构： 可编程逻辑宏单元： 包括与或阵列、可编程触发器和多路选择器等。 多触发器结构和隐埋触发器结构 乘积项共享结构 异步时钟和时钟选择 可编程I/O单元：内部信号到I/O引脚的接口部分 可编程内部连线：在各逻辑宏单元之间以及逻辑宏单元和I/O单元之间提供互连网络 3.4 FPGA结构与工作原理 3.6 FPGA和CPLD的开发应用选择 1.中小规模使用CPLD CPLD器件的逻辑门数从1000~50000门 CPLD结构为EEPROM或FLASH ROM,多为ISP器件 CPLD引脚间信号延时固定,与逻辑设计无关 2.大规模的逻辑设计、ASIC设计或SOC设计多采用FPGA FPGA的逻辑门数从5000门~200百万门,低电压、低功耗,集成度高 SRAM结构，需配置ROM保存信息,编程复杂,但又特别适于作各种逻辑设计的仿真器件 对于产量大、规模大的ASIC或SOC设计,可先用FPGA设计仿真,然后再转换为ASIC 3.器件封装的选择 器件引脚数少的(≤84)一般为PLCC插接型; 器件引脚数较多的,采用表面贴装型,有PQFP、RQFP、VQFP等几种 大规模PLD器件常用球状的BGA封装，抗干扰抗震性强 有限状态机的设计 9.2.1进程语句结构 1. 进程语句格式 PROCESS语句结构的一般表达格式如下 [进程标号: ] PROCESS [ ( 敏感信号参数表 ) ] [IS] [进程说明部分] BEGIN 顺序描述语句 END PROCESS [进程标号]; 为湾链溶王梨陶头都毛张蛔粱医使聋躯黄部芹焚募某睫她沾氯妹携籍浇资2010eda总结课件2010eda总结课件 9.2.2 并行信号赋值语句 并行信号赋值语句有三种形式：简单信号赋值语句 条件信号赋值语句 选择信号赋值语句 三种语句的共同点是：赋值目标必须都是信号。 每一信号赋值语句都相当于一条缩写的进程语句，而这条语句的所有输入(或读入)信号都是其隐性的敏感信号。因此，任何信号的变化都将启动相关并行语句的赋值操作，而这种启动完全是独立于其他语句的。 律垫毫奉恬岳隐捕沾柔级谋瞒酋吧霍丧穴糙苛犀秘寞妙厂府思抖喳毫位屑2010eda总结课件2010eda总结课件 9.2.2 并行信号赋值语句 1. 简单信号赋值语句 赋值目标 ?= 表达式 以下结构体中的五条信号赋值语句的执行是并行发生的。 ARCHITECTURE curt OF bc1 IS SIGNAL s1, e, f, g, h : STD_LOGIC ; BEGIN output1 = a AND b ; output2 = c + d ; g = e OR f ; h = e XOR f ; s1 = g ; END ARCHITECTURE cur