或逻辑函数表达式.pptVIP

逻辑运算 逻辑运算的理论基础是逻辑代数。英国数学家乔治.布尔(GerogeBoole)于1847年在他的著作中首先对逻辑代数进行了系统的论述，故逻辑代数又称为布尔代数，因为逻辑代数是研究二值变量的运算规律，所以也叫做二值代数。在普通代数学中已经知道，其变量的取值可以从-?到+ ? ，而在逻辑代数中，其变量的取值只能是0和1，它代表了矛盾和对立的两个方面，如开关的闭合与断开；一件事情的是和非、真与假；信号的有和无；电位或电平的高和低等。至于在某个具体问题上0和1究竟具有什么样的含义，则应视具体研究的对象而定。 例2.1.9 例2.1.10 2.2.3 用卡诺图表示逻辑函数 2.2.4 用卡诺图化简逻辑函数 用卡诺图（K—MAP)化简逻辑函数总结 相邻项合并原则（划圈）； 两个相邻项合并可消去一个变量； 四个相邻项合并可消去二个变量； 八个相邻项合并可消去三个变量； 尽可能包含多个（2n）合并项； 可重复划圈但每圈必须包含一个以上的 新项。 2.3.1 VHDL的设计流程 VHDL的特点 与其他的硬件描述语言相比，VHDL具有更强的行为描述能力； VHDL丰富的仿真语句和库函数，使得在设计的早期就能查验设计系统的功能可行性，借助于相关仿真器随时可对设计进行仿真模拟； 对于用VHDL完成的一个确定的设计，一般都可进行逻辑综合和优化，并自动的把VHDL描述设计转变成门级网表； VHDL语言支持电路描述由高层向低层的综合变换，便于文档管理，且易于理解和设计的再利用； VHDL对设计的描述具有相对独立性，设计者可以不懂硬件的结构，来实现最终的目标器件设计。 VHDL代码的可综合性 逻辑综合(logic synthesis) 逻辑综合是根据芯片制造商提供的基本电路单元库，将硬件描述语言描述的RTL级电路转换为电路网表的过程。这个过程一般分为两步： 编译：RTL描述的通用转换，也就是说与工艺不相关并且尚未优化的电路； 优化：将通用的网络使用面向对象的工艺进行门级映射。结果必须符合器件面积和速度的需要。 一个可逻辑综合的VHDL代码示例 （异步复位D触发器） 2.3.2 VHDL的数据类型 VHDL的数据类型定义非常严格，规定每一个对象都必须有明确的数据类型。不同类 型之间的数据不可直接代入，连接不同数据类型的信号为非法。可以赋予一个值的对象具有一个类型，而且只能够具有该类型的值。但可以执行转换指令实行数据类型之间的转换。 常用数据类型 整数(Integer)——VHDL的算术运算符均定义范围为32位的整数。 实数(Real)——type REAL is Range -1.7E38 to 1.7E38 位(Bit)和位矢量(Bit_Vector)——位和位矢量类型,其通用性强。位只能取值0或1，其值放在单引号中；位矢量为双引号括的一组位数据，一般表示总线的状态，如：“001100”。 布尔(Boolean)——布尔数据类型经常用于逻辑关系运算中，其取值只有TRUE或FALSE。 字符(CHARACTER)——当对一个变量执行字符赋值操作时，应先声明后赋值。 Variable C： Character； C：= A； 运算操作符 算术运算符 在IEEE库的程序包std_logic_arith中包含如下算术和比较运算操作： +： (加)。 -： (减)。 *： (乘)。 ／： ( 除)。 MOD：(求模)。 REM：(取余)。 +： (正)。 -：( 负)。 **： (指数)。 ABS：(取绝对值)。 关系运算符 =：(等于)。 ／=：(不等于)。 ：(小于)。 =：(小于等于)。 =：(大于等于)。 连接运算符 连接运算符用于位的连接。用于一维数组时，右边的内容接在左边之 后形成一个新的数组。例如：a和b都是具有两位长度的位矢量，用连接符号连接后： y = a b； y(3)为a(1)，y(0)为b(0)。 2.3.3 VHDL语言的基本结构 用户定义区 LIBRARY IEEE; ——IEEE 标准库； USE IEEE.STD_LOGIC_1164.ALL; ——所有逻辑运算库； USE IEEE.STD_LOGIC_ARITH.ALL; ——所有数值运算操作；