可编程逻辑块.PPT

* d. 单乘积项组态 * e. 多模式组态 * （1）使用灵活。 乘积项共享阵列的输入来自4个或门，而其4个输出则用来控制该单元中的4个触发器。至于哪一个或门送给哪一个触发器不是固定的，而靠编程决定，一个或门输出可以送给几个触发器，一个触发器也可以同时接受几个或门的输出信息，甚至还可以跨过PISA直接将或门输出送至某个触发器。 GLB总结 * （2）同一GLB中的触发器必须同步工作。 虽然输出逻辑宏单元中4个D触发器的时钟是连在一起的，但所使用的时钟信号却有多种选择，可以是全局时钟，也可以是片内生成的乘积项时钟。不同GLB中触发器可以使用不同的时钟。 （3） 同一GLB中4个触发器同时复位。 复位信号可以是全局复位信号或GLB中乘积项产生的复位信号，两者始终是或的关系。 GLB是ispLSI芯片中最关键的部件，它是一种标准逻辑块。 * 1、ispLSI1032E 功能结构图 全局布线池 通用逻辑块GLB I/O单元 输出布线池 时钟分配网络 * 3、ispLSI1032---IOC结构 * ispLSI1032---IOC组态 * 1、ispLSI1032E 功能结构图 全局布线池 通用逻辑块GLB I/O单元 输出布线池 时钟分配网络 * 4、ispLSI1032---ORP * 1、ispLSI1032E 功能结构图 全局布线池 通用逻辑块GLB I/O单元 输出布线池 时钟分配网络 * 5、ispLSI1032---CDN * 2.5 FPGA的结构特点 2.5.1 FPGA的基本结构 * 1、CLB结构示意图 * 2、 IOB结构示意图 * 3. 内部互连资源（PI）和开关矩阵SM（Swiching Matric） （1）长线互连 水平长线 四条外侧的长线是可连的半长线 垂直长线 * （2）直接互连（Direct Interconnect） 每个CLB与其周围的4个CLB之间及最外层CLB与相邻IOB间的连接，这种连接方式的工作速度最高。 （3）一般互连 BB CB DB BC BD CC CE DC DE 开关矩阵 * （4）开关矩阵 * FPGA与CPLD的比较 1、逻辑块的粒度不同 FPGA中逻辑块粒度小，其输入变量为4～8，输出为1～2，每块芯片中有几十到几千个这样的逻辑块。 CPLD中逻辑块粒度则较大，通常有数十个输入端和一、二十个输出端，每个芯片只分成几块，甚至不分块。 使用时，CPLD不如FPGA灵活 * 2、逻辑块之间的互连结构不同 CPLD： 集中式的互连，其特点是等延时，设计者可事先预知所设计电路的时延。 FPGA：分布式的互连，其延时与系统布局有关，设计者无法事先预知所设计电路的时延。 使用时，CPLD优于FPGA * 3、应用场合不同 CPLD： 逻辑强但寄存器少，有利于控制密集型系统 常应用于如高速缓存、DRAM控制和DMA控制等 FPGA：逻辑弱但寄存器多，有利于数据密集型系统 常应用于需要大量数据处理能力的通讯领域。 * * * 应用选择：价格与功能的折中 * * GAL器件的应用范围 * * * * * * * 第2章 可编程逻辑器件基础 * 2.1 PLD的基本结构和表示方法 可编程逻辑器件（PLD）：Programmable Logic Device PLD的应用和发展简化了电路设计、降低了成本，提高了系统的可靠性和保密性，推动了EDA工具的发展，而且改变了数字系统的设计方法。 EDA技术应用的一个重要基础 PLD的基本结构有两种：与或阵列结构和查找表结构 * 2.1.1 PLD的与或阵列结构 任何一个逻辑函数都可以用与—或逻辑式表示，亦即用一个与—或阵列来实现。 图2.1.1 与或门电路及用阵列表示示意图 例：Y1 = A · B + A · C???? ?Y2 = A · B + B · C * 实际的PLD是在上述与—或阵列的基础上配以输入和输出电路而实现的。 图2.1.2 PLD基本结构框图 * 输入电路－－－输入缓冲器 图2.1.3 PLD输入缓冲电路 主要作用： 降低对输入信号的要求，使之具有足够的驱动能力 产生原变量和反变量两个互补的信号 例：Y1 = A · B + A · C???? ?Y2 = A · B + B · C * 输出电路－－－输出缓冲器 图2.1.4 PLD输出缓冲电路 PLD的输出方式有多种，如：由或阵列直接输出的组合方式，通过寄存器输出的时序方式。 输出可以是低电平有效，也可以是高电平有效。 不管采用什么方式，在输出端口上往往做有三态电路，且有内部通路可以将输出信号反馈到与阵列输入端。 * 2.1.2 P