课件微型计算机系统与接口：CH2-3.pptVIP

第二章 微处理器 8086 微处理器 IA 微处理器的进化 Pentium 微处理器 2.3 Pentium 微处理器 Pentium 的结构特点 超标量流水线 指令的分支与预测 Pentium的工作模式 1）总线单元 2）数据Cache 3）代码Cache 4）指令预取器 5）预取缓冲器 6）指令译码单元 7）控制单元 8）整数执行单元 9）寄存器组 10）地址产生器 11）分页单元 12）浮点单元 1、Pentium的功能单元 1）总线单元 l??? 地址发送接收器 l 写缓冲器 l?? 数据总线收发器 l 总线控制逻辑 l? 总线主控制 l 第二级Cache控制 l 内部Cache控制 l 奇偶校验码生成和控制 1、Pentium的功能单元 2）数据Cache 8K字节 每行32字节 两路组相联结构组织的高速缓存 Cache目录为三端口结构 允许两条流水线同时访问并支持监听功能。 1、Pentium的功能单元 3）代码Cache 8K字节 每行32字节 两路组相联结构组织的高速缓存 Cache目录为三端口结构 允许两条流水线同时访问并支持监听功能。 1、Pentium的功能单元 4）指令预取器 将所需要的指令从代码Cache读到指令预取器，如果所需要的指令行不在代码Cache中，它启动一个总线的猝发周期，CPU从外部存储器取指进行Cache行填充操作. 1、Pentium的功能单元 5）预取缓冲器 包含两组指令预取缓冲器，两组之间相互独立。 指令预取器从指令Cache中取出指令，将它们顺序存放在一组预取缓冲器中，另一组缓冲器则处于空闲状态。 当预测分支指令会发生转移时，预取器将从转移目标地址开始取出指令，放入第二组空闲的预取缓冲器中。 之后，预取器一直使用第二组缓冲器直到另一条分支指令被预测，再切换回第一组缓冲器。 在线性取指和执行指令时，预取缓冲器将一对指令分别送到两条流水线U和V的指令译码器，进行指令配对分析。 1、Pentium的功能单元 6）指令译码单元 两级指令译码单元，译码级1（Decode1）和译码级2（Decode2）。（组成） 译码级1除了包含指令配对检查逻辑以外，还包含分支目标缓冲器BTB（Branch Target Buffer）。BTB具有分支预测功能。（结构） 译码级2包含流水线U和V的存储器操作数产生逻辑、分段逻辑以及期望检测逻辑。（结构） 在Decode1中，检查在两条流水线中操作码是否满足Pentium指令的配对规则，如果满足，两条指令同时被送到Decode2。（功能） 如果指令是分支指令，则由BTB检查预测该指令是否会发生分支转移。在Decode2中，计算指令的操作数在存储器中的地址。（功能） 1、Pentium的功能单元 7）控制单元 包含微代码序列器和微代码控制ROM（组成） 进行解释指、令控制断点、控制中断（功能） 控制整数流水线和浮点流水线的操作（功能） 1、Pentium的功能单元 8）执行单元 两个ALU，分别属于U、V流水线（结构） 一个桶状移位器，属于U流水线（结构） U的执行单元可以完成比V相对复杂的指令，并可先于V中的ALU完成操作。 （功能） 1、Pentium的功能单元 9）寄存器组 10）地址产生器 每条流水线有一个地址产生器。根据每条流水线中指令的操作数形成特定的地址。 1、Pentium的功能单元 11）分页单元 将地址产生器来的线性地址转换为物理地址。分页单元包含一个转换旁视缓冲器（translation look-aside buffer），用来保存最近使用过的页目录项和页表项。 12）浮点单元 一条浮点流水线具有8级流水步，可以在每个CLK执行一条指令，最快可以达到每个CLK执行两条指令。 2、寄存器组织 2、寄存器组织 1）基本结构寄存器 通用REG EAX~EBX ESP、EBP、ESI、EDI 段REG CS、SS、DS、ES、FS、GS 在保护模式下，虚拟存储地址64T字节，存储管理寄存器便是实现存储管理机制。段寄存器CS、SS、DS、ES、FS、GS分别存放代码、堆栈和数据段的段选择符，段选择符指向定义段的段描述符。 指令指针REG EIP 标志REG EFlags* 除386 VM（虚拟86/保护模式）系统标志外，增加 ID、VIP（虚拟中断挂起）等4位。 2）系统级寄存器 控制REG CR0~CR3、CR4 2）系统级寄存器 系统地址REG GDTR IDTR LDTR TR 段描述符提供段的大小、位置