利用VHDL在CPLD上实现串口通信.docVIP

学校名字 University 电子信息科学与技术专业 本科生专题设计报告 学校徽标 题 目 利用VHDL在CPLD上实现串口通信 专 业 电子信息工程 学生姓名 年 级 2008级 班级 5班 指导教师 职称 年 月 日 内容摘要： 随着EDA技术得发展，CPLD已经在许多方面得到了广泛应用，而串行通信是实现远程测控的重要手段。本文利用VHDL语言在CPLD上实现了串行通信，完全可以脱离单片机使用，克服了单片机的许多缺点。进行正确控制选取发送每位数据用4个时钟周期  目录 摘要………………………………………………………………………… 2 设计要求 ……………………………………………………………………4 1 选题背景 …………………………………………………………………………………………………………………………………… 4 1.1 方案1……………………………………………………………… 4 1.2 方案2……………………………………………………………… 4 3 设计过程及原理………………………………………………………… 5 4 模块设计及仿真………………………………………………………… 5 4.1 顶层文件的设计…………………………………………………… 5 4.2 4进制计数器count4的设计……………………………………… 6 4.3 8进制计数器count8的设计………………………………………… 6 4.4 数据接收模块reg1的设计……………………………………………7 4.5 数据锁存器reg的设计……………………………………………… 8 4.6 数据发送模块reg2的设计………………………………………… 9 4.7 ASCII码转换模块tobcd的设计……………………………………… 9 5 结束语………………………………………………………………………11 6 致谢…………………………………………………………………………11 附：组员工作安排如下： 组长： ---- 系统整体设计及报告整理 组员： ---- 4进制计数器与8进制计数器设计 ---- 数据接收模块reg1的设计 ---- 数据发送模块reg2的设计 ---- 数据锁存器及BCD转换模块的设计设计要求： 异步通信方式通过修改发送(接收)每一位的时间来控制波特率 3 设计过程 输入8位的ASCII码数据，每四个时钟周期，数据接收模块就向锁存器发送一位数据。同理，数据发送模块每四个时钟周期就从锁存器接收一位数据，32个时钟周期后就向BCD转换模块发送一个8位的数据。BCD转换模块再把数据送到数码管。 输入数据为8位的ASCII码，为了对数据传输速度进行正确控制选取发送每位数据用4个时钟周期library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity count4 is port(clk: in std_logic; carry:out std_logic ); end entity; architecture art of count4 is signal cnt4: std_logic_vector(3 downto 0); begin process(clk) is begin if(clkevent and clk=1) then if (cnt4=3) then cnt4=0000; carry=1; else cnt4=cnt4+1;carry=0; end if; end if; end process; end art; 模块仿真波形： 4.3 8进制计数器count8的设计 模块程序代码如下： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity count8 is port(carry: in std_logic; load:out std_logic ); end entity; architecture art of count8 is