时序逻辑电路设计方法课件.pptVIP

§6-4 时序逻辑电路的设计方法;§6-4-1 同步时序逻辑电路的设计方法;设计步骤的解说（1）;建立原始状态图及表的例题;例二：设计一个比较器，用于比较两个串行二进制数A、B的大小。二进制数由低位向高位按时钟节拍逐位输入，即来一个时钟，A、B各进入一位Ai、和Bi。试建立其原始状态图及表。; 电路处在状态1， 若AiBi=00或11，则电路仍处在状态1；若AiBi=10，电路应进入状态2；若AiBi=01，电路应进入状态3。 电路处在状态2，若AiBi=00或11，则电路返回状态1；若 AiBi=10，则电路仍处在状态2；若AiBi=01，电路应进入状态3。 电路处在状态3，若AiBi=00或11，则电路返回状态1；若 AiBi=10，则电路应进入状态2；若AiBi=01，电路仍处在状态3。;2;Qn+1/Z;状态化简; 在讨论完全给定同步时序电路的化简方法之前，先介绍几个在化简中用到的概念。 ;b、等价状态的传递性：若SA和SB，等价， SB和SC等价，则定有SA和SC等价， 记作（SA，SB），（SB，SC） （SA，SC）;2、等价状态的判断 一位信息判断准则 若输入为一个变量，所有的一位信息是0，1。 若输入为两个变量，所有的一位信息是00，01，10，11。 若输入为三个变量，所有的一位信息是000，001，010，011，100，101，110，111。;a、当状态SA和SB，对所有输入变量的全部一位信息的组合，都有相同的输出，且次态也相同，则SA和SB等价。;b、当状态SA和SB，对所有输入变量的全部一位信息的组合，都有相同的输出，且次态交错，或次态就是现态，则SA和SB等价。;c、当状态SA和SB，对所有输入变量的全部一位信息的组合，都有相同的输出，且次态循环，则SA和SB等价。;3、化简方法 a、观察法;b、隐含表化简法 隐含表的构成 五变量隐含表如右 原则 缺头少尾;隐含表化简方法 顺序比较 将各状态两两用前面的两个条件进行比较，若等价则用“?”标出，否则用“?”标出。对输出相同，次态不相同，又不交错的，将次态填入隐含表相应的方格内。 追寻比较 将上述不定的情况，进行循环比较。;Qn+1/Z;Qn+1/Z;a、当状态SA和SB，对所有输入变量的全部一位信息的组合，都有相同的输出，且次态也相同，则SA和SB等价。 b、当状态SA和SB，对所有输入变量的全部一位信息的组合，都有相同的输出，且次态交错，或次态就是现态，则SA和SB等价。 c、当状态SA和SB，对所有输入变量的全部一位信息的组合，都有相同的输出，且次态循环，则SA和SB等价。;状态分配; 在2r个二进制数码中，取n组数码来表示n种不同的状态，可能出现的分配方案：;状态分配的原则 1、两个以上状态具有相同的次态时，这些现态分配以相邻的二进制代码。 2、同一状态有两个以上次态时，这些次态分配以相邻的二进制代码。 3、输出相同的状态，分配以相邻的二进制代码。;选择触发器;画出逻辑电路图;§6-4-2 同步时序逻辑电路设计举例;解： 1、逻辑要求 电路应有一个输入X和一个输出Z，当X输入的串行随机信号中出现“110”序列时，输出Z=1，否则Z=0。例如： 输入的串行信号序列： 101100111010 输出的串行信号序列： 000010000100;2、建立原始状态图及表; 等价类 最大等价类 化简后的状态名 (A)、(D) （A，D） S0 B B S1 C C S2;4、状态分配;最简状态图;5、选择触发器;Q2 Q1 X Q2n+1 Q1n+1 J2 K2 J1 K1 Z 0 0 0 0 0 0 × 0 × 0 0 0 1 0 1 0 × 1 × 0 0 1 0 0 0 0 × × 1 0 0 1 1 1 1 1 × × 0