多值低功耗双边沿触发器设计.pdfVIP

第39卷第 11期 浙 江 大 学 学 报(工学版) Vol.39No.11 2005年 11月 JournalofZhejiangUniversity(EngineeringScience) Nov.2005 多值低功耗双边沿触发器设计 胡俊锋 ，‘沈继忠 ，‘姚茂群 ，‘“，王柏祥 ‘ (1.浙江大学信息与电子工程学系，浙江杭州 310028;2.杭州师范学院信息工程学院，浙江杭州 310012) 摘 要:通过分析现有基于二值时钟的二值双边沿触发器的设计思想，设计了基于二值时钟的三值双边沿触发器. 进一步利用多值时钟的多个跳变沿设计了基于三值时钟的三值双边沿触发器，充分利用了多值信号携带信息量大 的优点，设计的三值双边沿触发器结构简单.模拟结果表明，设计的三值双边沿触发器具有正确的逻辑功能，并可 以大幅降低功耗. 关键词:低功耗;双边沿触发器;多值逻辑;三值时钟 中图分类号:TN432 文献标识码:A 文章编号:1008一973X(2005)11一1699一04 Designoflowpowermultivalueddouble-edge-triggeredflip-flop HUJun-fengl，SHENJi-zhongl，YAOMao-qunl，“，WANGBai-xiangl (1.DepartmentofInformationScienceandElectronicEngineering，ZhejiangUniversity，Hangzhou310028,China; 2.CollegeofInformationEngineering，HangzhouTeachersCollege，Hangzhou310012，China) Abstract:Byanalyzingthedesignmethodofthebinarydouble-edge-triggeredflip-flopbasedonbinary clock,aternarydouble-edge-triggeredflip-flopbasedonbinaryclockwasproposed.Thentakingadvan- tageofmultivaluedclocksmultipletriggerededge，aternarydouble-edge-triggeredflip-flopbasedonter- naryclockwasdesigned.Forusingmultivaluedsignalscanincreasetheinformation-carryingcapacity,the structureofthedesignedternarydouble-edge-triggeredflip-flopcircuitbecomessimpler.Simulationresult showsthatthedesignedternarydouble-edge-triggeredflip-flophascorrectlogicfunctionandrelatively lowerpowerconsumption. Keywords:lowpower;double-edge-triggeredflip-flop;multivaluedlogic;ternaryclock 在由互补金属氧化物半导体(CMOs)构成的数 减少功耗，但是会降低电路的工作速度，导致完成相 字电路中，功耗与电路中节点的物理电容、电源电压 同功能的任务所花的时间增加了，总的能耗并没有 的平方、时钟频率及在每个时钟周期内节点信号的 因此而减少.为了在降低功耗的同时不降低电路的 平均跳变数(称为开关活动性)成正比’〔〕.在数字系 工作速度，Lunge产〕提出了双边沿触发器的设计思 统中时序电路的功耗 占系统功耗的很大部分，而时 想，即触发器在时钟的上跳沿和下跳沿都工作，则在 序电路中的主要器件是触发器，有关研究表明X21，因 保持原有数据处理速度的条件下，时钟频率可以降 为触发器中的时钟是一直在跳变的，触发器(含时钟 低到原来的一半，这样就降低了功耗，同时完成相同 系统)的功耗占整个系统功耗的150o-45%.目前 功