应用于soc的全数字锁相环asic设计 the asic design of an all-digital phase-locked loop used in soc system.pdfVIP

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2017-08-18 发布于上海
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应用于soc的全数字锁相环asic设计 the asic design of an all-digital phase-locked loop used in soc system.pdf

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应用于soc的全数字锁相环asic设计 the asic design of an all-digital phase-locked loop used in soc system

1007-0249(2011)05-0008-06 应用于SoC的全数字锁相环ASIC设计季轩毛陆虹王子青王峥陈力颍天津大学电子信息工程学院，天津300072 摘要：设计了一种全数字锁相环（All-DigitalPLL）。该锁相环中环形数控振荡器由使能单元构成，且环形结构分为粗调和精调两部分，具有锁定范围宽、锁定精度高、功耗低的特点，且捕获范围可以根据需要进一步拓宽。本设计基于CMOS标准单元，所有子模块均采用可综合的VerilogHDL代码描述，利于不同工艺问的移植，设计周期和复杂度大大降低。该全数字锁相环可以产生不同频率的高精度时钟信号，作为IP嵌入SoC系统。全数字锁相环;数控振荡器;标准单元；IP核；VerilogHDL TN431.2 A 2010-12-20 2011-03-09 863计划重大项目(2008AA04A102)；国家科技重大专项(2010ZX03007-002-03) 9 10 第5期 4 总结 @@[1] RolandE.Best,Phase-LockedLoopsDesign,Simulation,AndApplications[M].北京：清华大学出版社，2003. @@[2] RohdeUL.DigitalPLLfrequencysynthesizerstheoryanddesign[M].Prentie——Hall,1983.309-371. @@[3] SabanR,EfendovichA.Afull-digital2-MB/sCMOSdataseparator[A].IEEEIntSympCircandSyst.[C].1994.53-56. @@[4] 谈熙，杨莲兴.全数字锁相环系统的分析及优化[J].复旦大学学报，2006，45(4):443-447. @@[5] RBStaszewski,DLeipold,KMuhammad,andPTBalsara,Digitallycontrolledoscillator(DCO)-basedarchitectureforRFfrequency synthesisinadeep-submicrometerCMOSprocess[J].IEEETrans.CircuitsSyst.Ⅱ,AnalogDigitSignalProcess,2003,50:815-828. @@[6] JDunning,GGarcia,JLundbergENuckolls.Anall-digitalphase-lockedloopwith50-cyclelocktimesuitableforhigh-pcrformance microprocessors[J].IEEEJ.Solid-StateCircuits,1995,30:412-422. @@[7] MMaymandi-Nejad,MSachdev.AMonotonicDigitallyControlledDelayElement[J].IEEEJ.Solid-StateCircuits,2005,40(11): 2212-2219. @@[8] TOlsson,PNilsson.Portabledigitalclockgeneratorfordigitalsignalprocessingapplications[J].Electron.Lett.,2003-09,39:1372-1374. @@[9] TOlsson,PNilsson.AdigitallycontrolledPLLforSoCapplications[J].IEEEJ.Solid-StateCircuits,2004,39(5):751-760. @@[10] ERoth,MThalmann,NFelber,WFichtner.Adelay-linebasedDCOformultimediaapplicationsusingdigit