数分频电路.pptVIP

分频电路的实现 分频是指将意单一频率信号的频率降低为原来的1/N，就叫N分频。实现分频的电路或装置称为“分频器”。 若N为偶数则为偶数分频，N为奇数则为奇数分频。 通过分频可以得到所需要的频率。 1. 将信号进行占空比为50%的N（N为奇数）分频： 利用一个上升沿和一个下降沿的占空比为（(N-1)/2:N）的N分频电路分别对其分频，最后将其输出信号进行相或，便得到占空比为50%的N分频之后的频率值。 以3分频为例： 首先设计模三的计数器，分别为上升沿和下降沿触发。其真值表如下： 可以得出逻辑关系为：Q*0=Q’1Q’0 Q*1=Q’1Q0 按照此逻辑关系画出如下的电路图 占空比为1:1的奇数分频电路的实现： Q1 Q0 Q*1 Q*0 0 0 0 1 0 1 1 0 1 0 0 0 占空比为1:1的奇数分频电路的实现： Q*0=Q’1Q’0 Q*1=Q’1Q0 按照此逻辑关系画出如下的电路图 占空比为1:1的奇数分频电路的实现： 2 . 利用倍频器将输入频率变为原来的2倍， 然后对加倍后的频率进行偶数等占空比分频。 以三分频为例： 首先将信号clk进行倍频F1，然后将信号进行6分频F。 利用倍频器将CLK信号二倍频， 输出信号F1频率为CLK的2倍， 即F1=2CLK， 因此计数器只需对2CLK信号进行(2N) 倍偶数等占空比分频。 倍频电路部分：首先假设输入频率CLK和D触发器的输出Q的初始状态均为高电平1。经过逻辑运算， F1输出低电平0， 即D触发器的时钟为恒定电平， 其输出维持1不变。现在假设输入频率CLK发生跳变， CLK跳变为低电平， 此时由于延时， D触发器的输出Q仍然维持1一段时间， 在这段时间里， F1的电平跳变为1。当F1跳变时， D触发器输出随之发生跳变，由1变为0， 此时再与CLK的低电平逻辑组合， F1的输出又跳变为0。由此可以看出， CLK一次电平跳变， F1的电平跳变2次。 分频电路部分：采用格雷码计数器，可有效的避免毛刺现象的发生。 格雷码跳变顺序：001—011—010—110—111—101 (Q2Q1Q0) 用卡诺图化简之后的逻辑表达式：Q*2=Q2Q1+Q1Q’0 Q1=Q’0Q1+Q’2Q0 Q0=Q’1Q0+Q2Q1 由于所选择的格雷码没有000状态，所以需保证起始状态不能为000，则多了一个d高电平，用来控制起始状态。 q2的输出即是对时钟信号clk三分频之后的信号波形。 占空比为1:1的奇数分频电路的实现： 3. 利用如下电路图实现 半整数分频电路 1. 假设有一个5MHZ的时钟信号，但需要得到2MHZ的时钟，分频比为2.5，此时可采用半整数分频器。 2、 原理 半整数分频器的设计思想：以6.5分频为例。要实现6.5分频，可先设计一个模7计数器，在设计一个脉冲扣除电路，加在模7计数器之后，每来7个脉冲就扣除半个脉冲，即可实现分频系数为6.5的半整数分频。采用类似的方法，可实现任意半整数分频器。图1为半整数分频器原理图。通过异或门和2分频模块组成脉冲扣除电路，脉冲扣除正是输入频率与2分频输出异或的结果。