FPGA实验报告12__使用ModelSim仿真QuartusII工程.docxVIP

Lab 12使用ModelSim仿真QuartusII工程集成1101班实验目的熟悉用Modelsim仿真QuartusII进行波形仿真的方法。掌握用Verilog HDL 语言描述DDS的方法。熟悉用Verilog HDL 语言编写testbench。实验内容理解DDS的原理和实现。在QuartusII中设置调用Modelsim进行仿真。使用Modelsim软件进行门级仿真和RTL仿真。实验步骤打开Quartus9.1软件，选择“File=New Project Wizard”，在弹出的窗口中输入项目的名称和存储位置。选择已有文件，将dds.v、testbench.v、SineTable.dat三个文件复制到工程目录下，然后添加文件dds.v到工程中。选择实验板的具体型号。选择第三方工具，这里将第三方仿真工具设置为ModelSim-AE 。Assignments - Device中，Device and Pin Option中，Voltage标签，修改默认IO电平。Unused Pins标签，未使用的Pin设置为输入。新建顶层文件（原理图文件）。为dds.v文件创建原理图符号，在原理图文件空白处双击，在LibrariesProject中找到它并添加到原理图文件中。连线并保存原理图文件（“dds_tb.bdf”） 。分析工程，已获得工程结构和IO口等信息。Tools - Options中，General - EDA Tool Options中，设置ModelSim-AE的安装路径。在QuartusII中添加Testbench，Assignments - EDA Tool Settings。门级仿真：Tools - Run EDA Simulation Tool - EDA Gate Level Simulation...通过工具栏中的Zoom Full/In/Out按钮调节坐标显示范围。右键输出信号名，选择FormatAnalog可以看到dds输出的模拟波形 。通过bdf文件生成verilog文件，添加生成的verilog文件，并设置为工程的顶层文件，编译后，再进行RTL仿真。复制SineTable.dat文件到工程文件夹中的simulation\modelsim目录下。Tools - Run EDA Simulation Tool - EDA RTL Level Simulation.实验结果门级仿真波形： RTL仿真波形：实验总结通过这个实验让我学会了在QuartusII工程下设置调用Modelsim6.5b软件的基本操作和DDS的原理和实现。通过这次实验中用Modelsim6.5b进行仿真，巩固了它的基本操作方法，学会了查找问题和不断解决问题的思路和方法，使我受到了很大的启发。