同步数字集成电路设计中时钟偏移研究.doc

同步数字集成电路设计中时钟偏移研究摘要：随着社会经济的迅速发展，同步集成电路的设计应用，在推动我国电子行业发展的同时，还给人们的日常生活带来了极大的便利。然而在实际设计中，受时钟偏移的影响，同步数字集成电路的整体性能无法得到保障，这些，都将成为当前同步数字集成电路设计人员急需完善的问题。在此，本文针对同步数字集成电路设计中的时钟偏移这一问题，做以下论述。 关键词：同步数字集成电路 设计 时钟偏移 中图分类号：TN431 文献标识码：A 文章编号：1007-9416(2012)07-0229-01 面对当前21世纪科学技术的迅速发展，在同步数字集成电路的设计中，时钟偏移的影响力也越来越受到设计人员的关注。受时钟偏移的影响，导致在长时间的应用中，时钟频率出现的越来越高，也由此增加了时钟偏移在同步数字集成电路中的重要性。一般而言，任何一个系统中若出现过多的流水线级数，则会导致时钟偏移的可能性增加，并由此影响数字集成电路的同步进行。在解决这一问题的过程中，本文从同步数字集成电路、时钟偏移、时钟偏移分析等三个方面出发，对这一问题的完善做如下简要分析： 1、同步数字集成电路 在当前数字集成电路设计中，最常用的方法为同步方法，这一方法除了能最大限度的发挥出集成电路的优势外，还具备高度的可靠性。但在实际应用中，所谓的同步，具体是指该电路系统在实际影响中，其所包含的触发器都能在一个公共时钟的控制下进行运行。结合同步电路的整体运行结构，其内部构造主要由组合电路、时序电路及时钟分配网络等三个方面构成。这三者之间有着相辅相成、缺一不可的关系。集成电路在很大程度上与组成电路之间存在着较大的差别，组合电路能够随时输出稳定状态，而集成电路则不行。此外，在整个集成电路中，时钟偏移的出现，在扰乱整个时序单元的同时，还会使整个集成电路的内部处于混乱状态，甚至在情况严重时会出现瘫痪，这些，都需要设计人员进行考虑，并对其进行完善。换而言之，在整个同步数字集成电路的实际运行中，要想从根本上保证电路的运行秩序，其核心在于保证各个时序单元的时钟信号处于正确状态，只有这样才能得到正确的逻辑值，从而确保整个电路功能的正确发挥。 2、时钟偏移 在整个同步数字集成电路设计中，若使用边沿触发式触发器的同步系统，则必须要求所有的触发器都在同一时刻对时钟出发沿进行接收，并以此来确保集成系统的正常运行。若单纯的从理论角度出发，电路中的触发器所使用的都是同一个时钟信号，但其中一个触发器接收到的时钟信号要比另外一个的时间晚很多。换而言之，即同一信号在发出后，到达的时间不同，这就是所谓的时钟偏移。但在实际应用中，若出现最大传递延时的状况，则能从很大程度上反应出信号出现了变化，且最慢的接收器也会在一定时间内响应这种变化。而正是这种延时状况，在很大程度上确定了电力的最大允许速度，即人们常说的最大传递延时。与之不同的是，最小传递延时在实际应用中，能够在很大程度上表示输入时间的变化，一旦输出时间出现了变化，则其中传递的时间都会受到影响。但与最大传递延时相比，这种延时所造成的影响要小的多，因而在一定程度上更适合应用到时钟偏移的研究中。 3、时钟偏移分析 科研人员在整个同步数字集成电路的设计研究中，受时钟信号的影响，在考虑整个电路时序单元的同时，还需要电路设计的各个环节考虑进去。从现有的集成电路设计方案能够得出，在引起时钟偏移的众多原因中，导线长度及负载的不均衡是引起时钟偏移的主要因素；再加上串扰（即一根信号线的能量串入到另一根信号线中）因素的影响，都会在很大程度上引起时钟偏移的现象。在大型 PCBO或ASICO专用集成电路设计中,通常难以找到可能引起时钟偏移的所有原因。所以,大多数ASIC制造商都要求设计者提供额外的建立和保持时间容限,但在这些应用中，其时间容限往往存在与系统内部的延迟部位，这些部位都会因时间延迟而引起相应的后果。面对当前集成电路研究步伐的加快，时钟偏移的大小与极性都会对整个集成电路的稳定性及功能性造成影响，与此同时，任意两个相对的时序在运行中，其相邻的寄存器都会受自身极性的影响，出现颤抖，这些都会影响时钟的正常运行，并由此导致时钟不确定因素的出现，而这些，都需要科研人员对整个时序进行相应的分析，确保集成电路的顺利运行。 4、结语 综上所述，在当前同步数字集成电路设计的研究中，时钟偏移作为最常见的问题之一，在影响整个集成电路正常运行的同时，还会对系统的性能造成影响。在完善这一问题的过程中，设计人员只有在了解时钟偏移产生的机理上，才能采取相应的措施来缓解这一现象。这就需要设计人员能够结合着我国集成电路发展的基础，不断学习国外集成电路的研究技术，将其运用到我国的实际发展中，在推动集成电路发展的同时，还能为其今后的发展奠定坚实的基础。 参考文献